公开(公告)号：KR100351934B1

公开(公告)日：2002-09-12

申请号：KR1020000027603

申请日：2000-05-23

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  박종민

IPC: G11C16/06

Abstract: 여기에 개시되는 플래시 메모리 장치는 동작 상태를 나타내기 위한 상태 읽기 동작을 제공한다. 상기 플래시 메모리 장치에 있어서, 제 1 그룹의 데이터 출력 회로들 각각은 상기 상태 읽기 동작에 관련된 상태 데이터 신호를 출력하는 제 1 데이터 입출력 핀에 연결된다. 제 2 그룹의 데이터 출력 회로들 각각은 상기 상태 읽기 동작 동안 보류되는 제 2 데이터 입출력 핀에 연결된다. 상기 제 1 데이터 입출력 핀들 중 적어도 하나에 연결된 데이터 출력 회로는 토글되는 상태 데이터 신호를 출력하되, 상기 상태 읽기 동작 동안에, 출력 인에이블 신호의 N번째 사이클에서 상기 적어도 하나의 데이터 입출력 핀을 통해 출력될 상태 데이터 신호는 상기 출력 인에이블 신호 (OE#)의 (N-1)번째 사이클에서 생성된다. 그리고, 상기 제 2 그룹의 데이터 입출력 핀들 각각은 상기 상태 읽기 동작 동안 대응하는 데이터 출력 회로에 의해서 소정의 상태 (예를 들면, 0, 1 또는 Hi-Z)로 유지된다.

公开(公告)号：KR1020000039272A

公开(公告)日：2000-07-05

申请号：KR1019980054559

申请日：1998-12-11

Applicant: 삼성전자주식회사

Inventor： 박동호 ,  박종민

IPC: G11C16/06

CPC classification number: G11C16/08 ,  G11C16/12 ,  G11C16/16 ,  G11C16/30

Abstract: PURPOSE: A control circuit for word lines of a flash memory device having a protect sector is provided to prevent an error in verifying by supplying a certain verifying voltage to the protect memory cell array. CONSTITUTION: A protect memory device verifies an erase after erasing a protect memory cell array(250). The erase verification is performed by supplying a verifying voltage to the word line of the protect memory cell array. Herein, the verifying voltage is supplied from a word line control circuit(220). A load circuit supplies a current corresponding to a source voltage to a switch circuit during the erase verification. The switch circuit feeds the erase verifying voltage to the word line by the control of a switch control signal. A sense amplifier(260) senses the erase threshold voltage of a selected memory cell in the protect memory cell array. Therefore, a flash memory device prevents verify fail in the erase verification by supplying the erase verifying voltage of a certain voltage to the protect memory cell array.

Abstract translation: 目的：提供具有保护扇区的闪速存储器装置的字线控制电路，以便通过向保护存储单元阵列提供一定的验证电压来防止验证错误。 构成：保护存储器设备在擦除保护存储单元阵列（250）后验证擦除。 通过向保护存储单元阵列的字线提供验证电压来执行擦除验证。 这里，验证电压从字线控制电路（220）提供。 在擦除验证期间，负载电路将与源极电压相对应的电流提供给开关电路。 开关电路通过开关控制信号的控制将擦除验证电压馈送到字线。 读出放大器（260）感测保护存储单元阵列中所选存储单元的擦除阈值电压。 因此，闪存器件通过向保护存储单元阵列提供一定电压的擦除验证电压来防止擦除验证中的验证失败。

公开(公告)号：KR100257869B1

公开(公告)日：2000-06-01

申请号：KR1019970077270

申请日：1997-12-29

Applicant: 삼성전자주식회사

Inventor： 최수환 ,  박종민

IPC: G11C16/06

Abstract: PURPOSE: A semiconductor memory device is provided to make an activated voltage boosting circuit unaffected from non active one when one conductive line is driven with different voltages by at least two voltage boosting circuits. CONSTITUTION: The memory device includes at least one conductive line, a pre-charge circuit, a pumping circuit(14), a distributer and a boosting circuit(100). The pre-charge circuit charges the conductive line with a source voltage with response to a pre-charge signal. The pumping circuit pumps the source voltage. The distributer is coupled with the pumping circuit and the conductive line and transmits the voltage pumped by the pumping circuit to the conductive line with response to the first control signal. The boosting circuit is coupled with the conductive line, increases the voltage level of the conductive line which is pre-charged with response to the second control signal and the boosting circuit is decoupled with the conductive line by the first control signal during the pumped voltage is transmitted to the conductive line by way of the distributor.

Abstract translation: 目的：提供一种半导体存储器件，用于当一个导线由至少两个升压电路用不同的电压驱动时，使激活的升压电路不受非有源电路的影响。 构成：存储器件包括至少一个导线，预充电电路，泵浦电路（14），分配器和升压电路（100）。 预充电电路响应于预充电信号，用导通电源对源极电压进行充电。 泵浦电路泵送源电压。 分配器与泵浦电路和导线耦合，并且响应于第一控制信号将泵浦电路泵浦的电压传输到导线。 升压电路与导线耦合，响应于第二控制信号而增加预先充电的导线的电压电平，并且升压电路在泵浦电压期间通过第一控制信号与导线分离 通过分配器传输到导线。

公开(公告)号：KR100255955B1

公开(公告)日：2000-05-01

申请号：KR1019970035819

申请日：1997-07-29

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: G11C16/06

Abstract: PURPOSE: A flash memory device and a program method thereof are provided to improve a program performance. CONSTITUTION: The flash memory device includes: a plurality of bit lines; a cell array(100) including a plurality of memory cells including electrically erasable programmable transistors comprising a floating gate and a control gate and accumulating charges to the floating gate or emitting the accumulated charges; buffers to latch data bits applied from the external in response to a latch signal; a unit(170) generating a program activation signal to perform a program operation; drivers to drive corresponding bit lines with voltage levels corresponding to the data bits latched in the buffers in response to the program activation signal; a unit(180) generating an input/output point signal sequentially indicating the latched data bits in response to an oscillation signal, where the buffers output data bit sequentially to the driver by the input/output point signal; a unit(190) generating a short pulse signal when a data bit corresponding to the input/output point signal is a data bit indicating a program state; and a unit(200) generating a control signal(ONfin) to activate the program activation signal generation unit when the short pulse signal is generated as many as the number to be programmed at one time.

Abstract translation: 目的：提供闪速存储装置及其程序方法以提高程序性能。 构成：闪存装置包括：多个位线; 包括多个存储单元的单元阵列（100），所述多个存储单元包括电可擦除可编程晶体管，其包括浮置栅极和控制栅极，并将电荷累积到所述浮置栅极或发射所述累积电荷; 缓冲器，用于锁存响应于锁存信号从外部施加的数据位; 产生程序激活信号以执行程序操作的单元（170）; 驱动器响应于程序激活信号，驱动对应于与缓存器中锁存的数据位相对应的电压电平的相应位线; 单元（180），其响应于振荡信号产生顺序地指示锁存的数据位的输入/输出点信号，其中缓冲器通过输入/输出点信号顺序地向驱动器输出数据; 当与输入/输出点信号相对应的数据位是表示程序状态的数据位时，产生短脉冲信号的单元（190） 以及生成控制信号（ONfin）的单元（200），以在短脉冲信号产生与一次要编程的数量一样多时激活程序激活信号生成单元。

公开(公告)号：KR100238841B1

公开(公告)日：2000-01-15

申请号：KR1019960035111

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  박종민

IPC: G11C11/407

Abstract: 본 발명은 낮은 제1전원전압 영역에서 메모리 셀로부터 정확한 데이터를 센싱하기 위한 반도체 메모리 장치의 감지/증폭에 관한 것으로써, 낮은 전원전압(약 1.8V) 영역에서 메모리 셀로부터 데이터를 센싱하기 위해 센스 라인과 상기 더미센스 라인의 프리 챠지 레벨과 상기 제1, 제2로드 수단의 "턴-온" 레벨을 다르게 구현하였다. 따라서, 낮은 전원전압 영역에서 약 1마이크로 암페어 정도의 전류가 흘러도 메모리 셀로부터 "온" 셀의 데이터를 센싱할 수 있고, 아울러 데이터 독출의 오동작을 방지할 수 있다.

公开(公告)号：KR100221026B1

公开(公告)日：1999-09-15

申请号：KR1019970014270

申请日：1997-04-17

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: H01L27/105

Abstract: 본 발명은 반도체 장치의 칩 사이즈를 감소시킬 수 있는 노어형 플래시 메모리 반도체 장치에 관한 것으로, 메모리 셀 유니트의 컨트롤 게이트 전극을 연결하는 복수 개의 행 유니트로 구성된 복수 개의 섹터 행 블록과, 상기 메모리 셀 유니트의 드레인 영역을 연결하는 복수 개의 열 유니트를 구비하는 복수 개의 I/O 블록을 갖는 복수 개의 섹터 블록을 포함하는 노어형 플래시 메모리 반도체 장치에 있어서, 상기 복수 개의 섹터 블록은, 각각 복수 개의 행 유니트 및 복수 개의 I/O 블록을 갖는 메모리 셀 유니트 조합 및 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역을 갖되, 메모리 셀 유니트 조합과 비트 라인 아이솔레이션 영역은 동일한 벌크 영역을 공유하는 것을 특징으로 한다. 이와 같은 노어형 플래시 메모리 반도체 장치에 의해서, 반도체 장치의 레이 아웃을 단순화할 수 있고, 따라서 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

公开(公告)号：KR1019990060757A

公开(公告)日：1999-07-26

申请号：KR1019970081001

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  박종민

IPC: G11C16/06

Abstract: 본 발명은 반도체 메모리 장치의 소거 방법에 관한 것으로서, 더 구체적으로는 소거 동작시 리던던트 필드의 과 소거를 방지하기 위한 반도체 메모리 장치에 관한 것으로서, 주 데이터를 저장하기 위한 주 어레이 필드와 상기 주 어레이의 결함 셀들을 구제하기 위한 리던던트 필드를 포함하는 복수개의 섹터들, 데이터를 기입하기 위한 기입 구동 회로, 데이터를 상기 섹터들로 기입하기 위한 기입 구동 회로, 데이터를 감지 및 증폭하기 위한 감지 증폭기를 포함하는 반도체 메모리 장치의 소거 방법에 있어서, 상기 섹터 내의 주 어레이 필드와 리던던트 필드를 프로그램하는 제 1 단계와; 상기 프로그램된 주 어레이 필드와 리던던트 필드를 소거하는 제 2 단계와; 상기 주 어레이 필드와 리던던트 필드를 프로그램하는 제 3 단계를 포함한다.

公开(公告)号：KR100200693B1

公开(公告)日：1999-06-15

申请号：KR1019950054719

申请日：1995-12-22

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  임영호

IPC: G11C29/00

Abstract: 불휘발성 메모리장치의 페이지버퍼회로와 이를 이용한 테스트 방법이 포함되어 있다. 본 발명의 페이지버퍼회로는, 입력되는 데이타를 일시 저장하는 저장수단과, 상기 각각의 비트라인과 상기 저장수단 사이에 대응되는 제어신호가 인가되는 복수개의 제어 트랜지스터들을 포함하고, 프로그램 및 리드 동작시 상기 제어신호들의 상태에 응답하여 상기 제어 트랜지스터들의 턴온 및 턴오프가 결정되어 상기 저장수단을 상기 복수개의 비트라인에 동시에 접속시키는 제어수단을 구비하는 것을 특징으로 한다. 본 발명에 의한 페이지버퍼를 이용한 테스트 방법은, 상기 페이지버퍼를 이용하여 갱 프로그램 방법에 의해 상기 복수개의 비트라인을 동시에 선택할 수 있으므로, 상기 복수개의 비트라인을 통해 메모리 셀 어레이에 동시에 데이타를 프로그램할 수 있고, 또한 상기 메모리 셀 어레이로부터 동시에 데이타를 리드할 수 있다. 이에 따라 테스트 시간을 줄일 수 있고 또한 테스트 원가를 절약하여 제조원가를 줄일 수 있다.

公开(公告)号：KR100172335B1

公开(公告)日：1999-03-30

申请号：KR1019950030335

申请日：1995-09-16

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: G11C16/06

Abstract: 1. 청구 범위에 기재된 발명이 속한 분야 :
가상접지전압 생성회로
2. 발명이 해결하려고 하는 기술적 과제 :
하나의 단자를 가상접지 단자로서 사용하여 접지 전압을 인가하는 반도체 장치에 있어서 상기 접지단자에 상기 접지 전압에 보다 가까운 전압을 인가할 수 있도록 함으로써, 상기 접지전압을 인가하는 일련의 동작이 원활히 수행하도록 하는데 있다.
3. 발명의 해결방법의 요지 :
내부에 고전압 발생회로가 존재하고, 상기 고전압 발생회로에 의해 고전압이 인가되는 단자를 동작 형태에 따라 접지 전위로도 사용하는 반도체 메모리 장치에 있어서, 상기 접지 전위는 두 개의 트랜지스터에 의해 구성되며, 제1트랜지스터의 소오스 단자와 제2트랜지스터의 드레인 단자를 접속하고, 제2트랜지스터의 소오스 단자에 접지 전압을 인가한 후, 제1트랜지스터의 드레인 단자를 상기 접지 전위를 인가하고자 할 때, 상기 두 개의 트랜지스터의 게이트에 전원 전압 이상의 전압을 인가하는 상기 접지 전위를 구성하는 것을 특징으로 하는 것을 특징으로 한다.
4. 발명의 중요한 용도 :
반도체 메모리에 사용된다.

公开(公告)号：KR1019970051413A

公开(公告)日：1997-07-29

申请号：KR1019950054719

申请日：1995-12-22

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  임영호

IPC: G11C29/00

Abstract: 불휘발성 메모리장치의 페이지버퍼회로와 이를 이용한 테스트 방법이 포함되어 있다. 본 발명의 페이지버퍼회로는 입력되는 데이타를 일시 저장하는 저장수단, 복수개의 제어신호에 의해 제어되는 일정경로를 통해 상기 저장수단을 한개 이상의 비트라인에 접속시키는 제어수단을 구비하는 것을 특징으로 한다.
본 발명에 의한 페이지버퍼를 이용한 테스트 방법은, 상기 페이지버퍼를 이용하여 갱 프로그램 방법에 의한 상기 한개 이상의 비트라인을 동시에 선택할 수 있으므로, 상기 한개 이상의 비트라인을 통해 메모리 셀 어레이에 동시에 데이타를 프로그램할 수 있고, 또한 상기 메모리 셀 어레이로부터 동시에 데이타를 리드할 수 있다.
이에 따라 테스트 시간을 줄일 수 있고 또한 테스트 인가를 절약하여 제조원가를 줄일 수 있다.