公开(公告)号：KR100468710B1

公开(公告)日：2005-04-06

申请号：KR1019980016974

申请日：1998-05-12

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  정태성

IPC: H01L21/8232

Abstract: 반도체 기준 전압 발생 장치가 개시된다. 반도체 메모리에서 요구하는 기준 전압을 발생하는 이 장치는, 외부의 공급 전원에 응답하여 시작 전압을 소정 시간 동안 출력하는 시작 신호 발생수단과, 시작 신호에 응답하여 일정한 바이어스 전류를 출력하는 바이어스 전류 출력 수단과, 바이어스 전류의 온도 변화를 보상하고, 온도 보상된 바이어스 전류를 출력하는 온도 보상 수단 및 온도 보상된 바이어스 전류에 상응하는 기준 전압을 출력하는 신호 출력 수단을 구비하는 것을 특징으로 하고, CMOS 만으로 구현되므로 공정 비용이 절감되고, 기준 전압의 레벨이 양 또는 음의 온도 계수를 가질 수 있도록 하고, start up 회로를 사용하므로서 보다 빨리 안정된 기준 전압을 발생시킬 수 있는 효과가 있다.

公开(公告)号：KR100403634B1

公开(公告)日：2003-10-30

申请号：KR1020010064015

申请日：2001-10-17

Applicant: 삼성전자주식회사

Inventor： 권형준 ,  배일만

IPC: G11C7/00

CPC classification number: G06F11/1008 ,  G11C7/1039 ,  G11C8/12 ,  H03M13/1515 ,  H03M13/154 ,  H03M13/1555 ,  H03M13/6566

Abstract: A random access memory (RAM) device for use in a high-speed pipelined Reed-Solomon decoder, a method of accessing the memory device, and a Reed-Solomon decoder having the memory device are provided. The memory device, which data is written to and read from at the same time during decoding of one frame of data, includes a random access memory (RAM) having a plurality of banks; and a control circuit for setting a first bank pointer, which selects a first bank among the plurality of banks, and a second bank pointer which selects a second bank among the plurality of banks, wherein the first and second bank pointers are set to banks with a predetermined offset every frame of data.

Abstract translation: 提供了用于高速流水线Reed-Solomon解码器的随机存取存储器（RAM）设备，访问存储设备的方法以及具有该存储设备的Reed-Solomon解码器。 在解码一帧数据期间同时写入和读出数据的存储器装置包括具有多个存储体的随机存取存储器（RAM） 以及控制电路，用于设置选择所述多个存储体中的第一存储体的第一存储体指示体和选择所述多个存储体中的第二存储体的第二存储体指示体，其中所述第一和第二存储体指针被设置为 每帧数据有一个预定的偏移量。

公开(公告)号：KR1020030032304A

公开(公告)日：2003-04-26

申请号：KR1020010064015

申请日：2001-10-17

Applicant: 삼성전자주식회사

Inventor： 권형준 ,  배일만

IPC: G11C7/00

CPC classification number: G06F11/1008 ,  G11C7/1039 ,  G11C8/12 ,  H03M13/1515 ,  H03M13/154 ,  H03M13/1555 ,  H03M13/6566

Abstract: PURPOSE: A memory device for application in a high-speed pipeline Reed-Solomon decoder, a memory access method and a Reed-Solomon decoder comprising the memory device are provided to increase the memory access speed in a high-speed block pipeline Reed-Solomon decoder to operate a memory device at a high speed. CONSTITUTION: A RAM(180) having six banks comprises a cyclic buffer controller(300) and a bank block(301). The bank block(301) comprises first to six banks (310-360). The cyclic buffer controller(301) outputs a read/write command(RD/WR) and a bank selection signal(BS) to the first to six banks(310-360). The bank signal(BS) for selecting one of the six banks(310-360) is composed of three bits. The bank selection signal(BS) is termed address. The read command(RD) is a signal commanding the reading of data stored in a selected bank, while the write command(WR) is a signal commanding the writing of data into the bank selected by the bank selection signal(BS).

Abstract translation: 目的：应用于高速流水线的存储器件Reed-Solomon解码器，存储器访问方法和包含存储器件的Reed-Solomon解码器被提供以增加高速块流水线中的存储器访问速度Reed-Solomon 解码器以高速度操作存储器件。 构成：具有六个存储体的RAM（180）包括循环缓冲器控制器（300）和存储块（301）。 银行块（301）包括一至六个银行（310-360）。 循环缓冲器控制器（301）向第一至第六组（310-360）输出读/写命令（RD / WR）和存储体选择信号（BS）。 用于选择六个存储体（310-360）中的一个的存储体信号（BS）由三位组成。 存储体选择信号（BS）称为地址。 读指令（RD）是指令存储在所选存储体中的数据的读取信号，而写命令（WR）是指令将数据写入由存储体选择信号（BS）选择的存储区的信号。

公开(公告)号：KR1019980048853A

公开(公告)日：1998-09-15

申请号：KR1019960067501

申请日：1996-12-18

Applicant: 삼성전자주식회사

Inventor： 서동일 ,  배일만

IPC: H01L21/66

Abstract: 본 발명은 반도체 메모리 장치의 로우 디코더 드라이버에 관한 것으로 접지선에 소오스들이 접지된 복수개의 NMOS모스트랜지스터들을 갖는 로우 디코더 드라이버를 구비한 반도체 메모리 장치에 있어서, 상기 NMOS트랜지스터들의 소오스들을 서로 연결시킨 도전선을 갖는 로우 디코더 드라이버를 구비함으로써 접지선과 소오스의 접촉 상태가 불량한 NMOS트랜지스터가 있더라도 로우 디코더 드라이버는 정상적으로 동작할 수 있다.

公开(公告)号：KR100518531B1

公开(公告)日：2005-10-04

申请号：KR1019990025817

申请日：1999-06-30

Applicant: 삼성전자주식회사

Inventor： 조성우 ,  배일만

IPC: G11C5/14

Abstract: 비트라인 센스앰프의 전원전압을 안정적으로 공급하는 교차연결된 전원 드라이버를 구비하는 반도체 메모리 장치가 개시된다. 본 발명은 메모리 셀 데이터를 센싱하는 비트라인 센스앰프의 전원단 및 접지단에 전원전압을 공급하는 전원 드라이버를 갖는 반도체 메모리 장치에 있어서, 메모리 셀 데이터의 센싱을 지시하는 센싱 인에이블 신호 및 메모리 셀이 속하는 블락을 선택하는 블락 선택 신호에 응답하여 비트라인 센스앰프으로의 전원공급을 지시하는 피모스 센싱 인에이블 신호 및 엔모스 센싱 인에이블 신호를 발생하는 드라이빙 신호 발생회로와, 피모스 센싱 인에이블 신호에 응답하여 비트라인 센스앰프의 전원단으로 전원전압을 공급하고 엔모스 센싱 인에이블 신호와 교차연결되는 제1 드라이버와, 엔모스 센싱 인에이블 신호에 응답하여 비트라인 센스앰프의 접지단으로 접지전압을 공급하고 피모스 센싱 인에이블 신호와 교차연결되는 제2 드라이버를 구비한다 . 바람직하기로, 비트라인 센스앰프의 전원단은 제1 드라이버 및 드라이빙 신호 발생회로 내 엔모스 센싱 인에이블 신호와 연결되는 피모스 트랜지스터를 통하여 전원전압으로 되고, 비트라인 센스앰프의 접지단은 제2 드라이버 및 드라이빙 신호 발생회로 내 상기 피모스 센싱 인에이블 신호와 연결되는 엔모스 트랜지스터를 통하여 접지전압으로 된다.

公开(公告)号：KR100361656B1

公开(公告)日：2002-11-21

申请号：KR1019990040126

申请日：1999-09-17

Applicant: 삼성전자주식회사

Inventor： 배일만

IPC: G11C5/14

CPC classification number: G11C8/08 ,  G11C5/143

Abstract: 본발명은반도체메모리장치의고전압발생회로를공개한다. 그회로는액티브신호에응답하고고전압의레벨강하를검출하여서브고전압검출신호를발생하는서브고전압검출기, 스탠바이및 액티브시에고전압의레벨강하를검출하여메인고전압검출신호를발생하는메인고전압검출기, 서브고전압검출신호가발생되는경우및 액티브신호에응답하고메인고전압검출신호가발생되는경우에최종서브고전압검출신호를발생하는최종서브고전압검출기, 최종서브고전압검출신호에응답하여고전압의레벨을보상하는서브고전압발생기, 및메인고전압검출신호에응답하여고전압의레벨을보상하는메인고전압발생기로구성되어있다. 따라서, 액티브시에워드라인이인에이블되기전에서브고전압검출기가고전압의레벨강하를검출하여서브고전압검출신호를발생함으로써고전압레벨을정확하고빠르게보상할수 있다.

公开(公告)号：KR100346829B1

公开(公告)日：2002-08-03

申请号：KR1019990036329

申请日：1999-08-30

Applicant: 삼성전자주식회사

Inventor： 곽상근 ,  배일만

IPC: G11C29/00

Abstract: 패키지테스트시내부전원전압을모니터링할수 있는테스트회로가개시된다. 본발명은반도체메모리장치의패키지후 테스트시, 내부전원전압만을테스트하는규정된패드가없이도임의의패드를통하여내부전원전압을테스트하는테스트회로에있어서, 동작전원전압에대하여소정의전압레벨을갖는내부전압을발생하는내부전압발생회로와, 내부전압의전압레벨모니터링을지시하는명령을저장하는모드레지스터와, 모드레지스터의출력신호에응답하여내부전압을패드로연결시키는스위칭부를구비한다. 따라서, 본발명은비록내부전원전압(Vint)을테스트하기위한별도의패드를구비하지않더러도패키지테스트시내부전원전압을테스트할수 있으며, 하나의패드를사용하여여러개의내부전원전압을선택적으로모니터링할수도있다.

公开(公告)号：KR100299184B1

公开(公告)日：2001-11-01

申请号：KR1019990032718

申请日：1999-08-10

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  홍상표

IPC: G11C11/407

CPC classification number: G11C11/4085 ,  G11C11/406 ,  G11C11/408

Abstract: 본발명은반도체메모리장치의로우어드레스회로및 방법에관한것으로서, 특히리프레쉬카운트신호의액티브구간선단에응답하여리프레쉬어드레스신호를발생하기위한리프레쉬어드레스카운터와, 정상모드와리프레쉬모드에응답하여외부어드레스신호와상기리프레쉬어드레스신호를선택적으로입력하는입력수단과, 정상모드에서는로우어드레스셋업신호에응답하고, 리프레쉬모드에서는지연된리프레쉬카운트신호에응답하여상기입력수단으로입력된로우어드레스신호를입력하여프리디코딩하는프리디코더와, 정상모드에서는로우어드레스셋업신호에응답하고, 리프레쉬모드에서는리프레쉬카운트신호에응답하여인에이블신호를생성하되, 상기리프레쉬카운트신호의액티브구간선단에응답하여제 1 소정시간지연된선단을가지며상기리프레쉬카운트신호의액티브구간종단이전에종단을가지는인에이블신호를생성하는신호생성수단과, 인에이블신호의액티브구간에응답하여상기프리디코딩된로우어드레스신호를출력하기위한출력수단과, 인에이블신호의종단에응답하여상기프리디코더의입력단을프리차지하기위한프리차지수단을포함한다. 따라서, 리프레쉬카운트신호의액티브구간종단이전에프리디코더의출력이차단됨으로써프리디코딩된출력의변화를방지할수 있어서무효한어드레싱이발생되는것을막을수 있다.

公开(公告)号：KR1020010028577A

公开(公告)日：2001-04-06

申请号：KR1019990040895

申请日：1999-09-22

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  강영구

IPC: G11C11/407

CPC classification number: G11C11/4087 ,  G11C8/10 ,  G11C8/18 ,  G11C11/4076

Abstract: PURPOSE: A synchronous D-RAM(dynamic random access memory) is provided to reduce a skew effect of a column address signal. CONSTITUTION: The SDRAM includes a memory-cell array(110), a row-address buffer(114), a row decoder(116), a column-address buffer(118), a column decoder(120) and a column-selection line enable circuits(128,130). In the memory-cell array(110), memory cells are arranged along the row and column directions. The row decoder(116) decodes a row address signal(RAi) to activate a corresponding word line. The column-address buffer(118) preliminary decodes a column address signal(CAj), and outputs the pre-decoded column address signal(DCAij) according to the column-selection line enable circuit(128). The column decoder(120) decodes the pre-decoded column address signal(DCAij) to activate a corresponding column selection line.

Abstract translation: 目的：提供同步D-RAM（动态随机存取存储器），以减少列地址信号的偏斜效应。 构成：SDRAM包括存储单元阵列（110），行地址缓冲器（114），行解码器（116），列地址缓冲器（118），列解码器（120）和列选择 线路使能电路（128,130）。 在存储单元阵列（110）中，存储单元沿行和列方向排列。 行解码器（116）解码行地址信号（RAi）以激活对应的字线。 列地址缓冲器（118）对列地址信号（CAj）进行初步解码，并根据列选择线使能电路（128）输出预解码列地址信号（DCAij）。 列解码器（120）解码预解码列地址信号（DCAij）以激活对应的列选择线。

公开(公告)号：KR1020010017281A

公开(公告)日：2001-03-05

申请号：KR1019990032718

申请日：1999-08-10

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  홍상표

IPC: G11C11/407

CPC classification number: G11C11/4085 ,  G11C11/406 ,  G11C11/408

Abstract: PURPOSE: A low address circuit of semiconductor memory device and low addressing method on refresh mode is provided to prevent generation of invalid addressing by cutting off output of pre-decoder to prohibit change of output pre-decoded before falling transition of a refresh count signal. CONSTITUTION: A refresh address counter(10) generates a refresh address signal in response to beginning part of active interval of a refresh count signal. An input device(20) inputs an exterior address signal or the refresh address signal in response to normal mode and refresh mode. A pre-decoder(30) pre-decodes a low address signal inputted to the input device in response to a low setup signal in normal mode or the refresh count signal delayed in refresh mode. A signal generator(40) generates an enable signal in response to a low setup signal in normal mode or the refresh count signal delayed in refresh mode. An output device(50) outputs the pre-decoded low address signal in response to the active interval. A pre-charge device(60) pre-charges an input terminal of the pre-decoder.

Abstract translation: 目的：提供半导体存储器件的低地址电路和刷新模式下的低寻址方法，以通过切断预解码器的输出以防止在刷新计数信号的下降转换之前预解码的输出的改变来产生无效寻址。 构成：刷新地址计数器（10）响应于刷新计数信号的有效间隔的开始部分产生刷新地址信号。 输入装置（20）响应于正常模式和刷新模式输入外部地址信号或刷新地址信号。 预解码器（30）响应于在正常模式下的低建立信号或刷新模式下延迟的刷新计数信号，对输入到输入设备的低地址信号进行预解码。 信号发生器（40）响应于在正常模式下的低建立信号或刷新模式下的刷新计数信号而产生使能信号。 输出装置（50）响应于活动间隔输出预解码的低地址信号。 预充电装置（60）对预解码器的输入端进行预充电。