公开(公告)号：KR100594293B1

公开(公告)日：2006-06-30

申请号：KR1020040073371

申请日：2004-09-14

Applicant: 삼성전자주식회사

Inventor： 백재철 ,  송두헌 ,  김동현 ,  이창섭

IPC: H01L29/78 ,  H01L21/336

Abstract: 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판의 소자분리영역에 의해 한정되고 제 1 방향으로 확장된 활성영역, 활성영역 내의 반도체 기판 내부로 형성된 리세스부를 포함하는 게이트 및 게이트의 리세스부를 둘러싸는 형태로 활성영역의 반도체 기판 내에 형성되는 리세스 채널 영역을 포함하는 리세스 채널 트랜지스터를 구비한다. 여기에서, 게이트 리세스부는 소자분리영역과 접하는 말단에서 제 1 방향으로 확장된 탭을 포함한다.

公开(公告)号：KR1020020036582A

公开(公告)日：2002-05-16

申请号：KR1020000066830

申请日：2000-11-10

Applicant: 삼성전자주식회사

Inventor： 김봉수 ,  주병선 ,  백재철

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28052 ,  H01L21/28123

Abstract: PURPOSE: A method for fabricating a gate electrode structure having an improved profile is provided to prevent an insulation effect from being reduced by a spacer by making the spacer have a desired thickness under the gate electrode structure, and to obtain a stable operating characteristic of the gate electrode by reducing a variation of a critical dimension of the gate electrode. CONSTITUTION: A semiconductor substrate(10) is prepared. A conductive layer and an insulation layer are sequentially formed on the semiconductor substrate. A heat treatment process is performed regarding the semiconductor substrate having the insulation layer. The insulation layer and the conductive layer are patterned to form a capping layer and the gate electrode. The spacer is formed on the sidewall of the capping layer and the gate electrode.

Abstract translation: 目的：提供一种制造具有改进轮廓的栅电极结构的方法，以通过在栅电极结构下使间隔物具有期望的厚度来防止间隔物的绝缘效应，并获得稳定的工作特性 通过减小栅电极的临界尺寸的变化来形成栅电极。 构成：制备半导体衬底（10）。 导电层和绝缘层依次形成在半导体衬底上。 对具有绝缘层的半导体基板进行热处理。 将绝缘层和导电层图案化以形成覆盖层和栅电极。 间隔件形成在封盖层和栅电极的侧壁上。

公开(公告)号：KR1019990000809A

公开(公告)日：1999-01-15

申请号：KR1019970023911

申请日：1997-06-10

Applicant: 삼성전자주식회사

Inventor： 백재철

IPC: H01L21/76

Abstract: 본 발명은 반도체장치의 소자분리막 형성방법에 관해 개시한다. 본 발명은 트랜치 형성과정에서 기판의 손상을 완화하기위해 형성한 트랜치 산화막을 형성한다. 이후, 상기 트랜치 산화막에 의한 트랜치의 개구부가 좁아지는 것을 제거하기 위해 상기 트랜치 산화막을 이방성식각한다. 이 결과 상기 트랜치 산화막으로 이루어지는 개구부로부터 바닥으로 갈수록 트랜치의 폭이 축차적으로 좁아지는 형태의 트랜치가 형성된다. 이와 같은 형태의 트랜치에 소자분리 절연막을 채우는 경우 상기 소자분리 절연막은 상기 트랜치의 바닥부터 차곡차곡 채워지므로 그 내부에 보이드(void)와 같은 씸(seam)이 형성되는 것을 방지할 수 있다.

公开(公告)号：KR1020090008636A

公开(公告)日：2009-01-22

申请号：KR1020070071728

申请日：2007-07-18

Applicant: 삼성전자주식회사

Inventor： 백재철

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/31111 ,  H01L21/76831 ,  H01L21/76895 ,  H01L27/10885

Abstract: A wiring structure of a semiconductor device and a method for forming the same are provided to improve reliability of the semiconductor device by reducing short failure between two contact plugs. A first contact plug is positioned inside a first interlayer insulating film(112). A recess part(119) is formed in a portion of an edge of an upper side of the first contact plug. A second contact plug(120) is positioned inside the first interlayer insulating film. The second contact plug is arranged to be adjacent to the first contact plug. The contact hole is formed on the second interlayer insulating film and the recess part of the first contact plug is exposed. A protective spacer(146) is filled in the recess part of the first contact plug and is formed in the sidewall of the contact hole. A third contact plug(150) is formed on the protective spacer and is filled in the contact hole. The third contact plug is connected to the second contact plug.

Abstract translation: 提供半导体器件的布线结构及其形成方法，以通过减少两个接触插塞之间的短路故障来提高半导体器件的可靠性。 第一接触插塞位于第一层间绝缘膜（112）的内部。 凹部（119）形成在第一接触插塞的上侧的边缘的一部分中。 第二接触插塞（120）位于第一层间绝缘膜的内部。 第二接触插塞设置成与第一接触插塞相邻。 接触孔形成在第二层间绝缘膜上，第一接触插塞的凹部露出。 保护间隔件（146）填充在第一接触插塞的凹部中并形成在接触孔的侧壁中。 第三接触插塞（150）形成在保护间隔物上并填充在接触孔中。 第三接触插头连接到第二接触插头。

公开(公告)号：KR100734254B1

公开(公告)日：2007-07-02

申请号：KR1020010021755

申请日：2001-04-23

Applicant: 삼성전자주식회사

Inventor： 김민철 ,  김정석 ,  백재철

IPC: H01L21/762

Abstract: 고집적화에 따른 소자 분리막내에 형성되는 보이드를 억제하면서 웨이퍼 정렬 키 신호 감도의 감소를 방지하기 위해, 셀 영역에 제공된 트렌치는 상대적으로 얕게 하면서 웨이퍼 정렬 키 형성 영역에 제공된 트렌치는 상대적으로 두껍게 할 수 있는 기술이 개시된다.
얕은 트렌치, 웨이퍼 정렬 키, 보이드

公开(公告)号：KR100403613B1

公开(公告)日：2003-11-01

申请号：KR1020000066830

申请日：2000-11-10

Applicant: 삼성전자주식회사

Inventor： 김봉수 ,  주병선 ,  백재철

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28052 ,  H01L21/28123

Abstract: A gate electrode, in which the slope of the profile of a gate electrode forming material layer, for example, a refractory metal silicide layer is prevented from being decreased due to thermal expansion by patterning a refractory metal silicide layer after performing a thermal process on a refractory metal silicide layer, thereby having a stable operation characteristic, and a method for manufacturing the same are provided.

Abstract translation: 一种栅电极，其中通过图案化难熔金属硅化物层之后，防止由于热膨胀而使栅电极形成材料层，例如难熔金属硅化物层的轮廓的斜率减小，之后对 难熔金属硅化物层，由此具有稳定的操作特性，并提供了其制造方法。

公开(公告)号：KR1019990035651A

公开(公告)日：1999-05-15

申请号：KR1019970057484

申请日：1997-10-31

Applicant: 삼성전자주식회사

Inventor： 백재철

IPC: H01L21/76

Abstract: 본 발명은 트렌치 필링 절연막 내의 씸 형성을 방지하는 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판을 식각 하여 트렌치를 형성하고, 상기 트렌치 내벽에 얇은 열산화막을 형성한다. 그리고, 상기 트렌치 양측벽에 형성된 열산화막의 일부를 습식식각 하여 제거하되, 상기 트렌치 하부에 형성된 열산화막이 거의 모두 제거되는 조건으로 저스트 식각 한다. 다음, 상기 트렌치를 트렌치 필링 절연막으로 오버필 시킨 후 치밀화 시켜서 트렌치 격리를 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 상기 열산화막이 형성된 트렌치 내벽의 스텝 카버리지를 향상시킬 수 있고, 따라서 트렌치 필링 절연막 내의 씸 발생을 방지할 수 있다.

公开(公告)号：KR1020100099516A

公开(公告)日：2010-09-13

申请号：KR1020090018055

申请日：2009-03-03

Applicant: 삼성전자주식회사

Inventor： 백재철

IPC: H01L21/66

Abstract: PURPOSE: A detecting structure is provided to increase the spatial utilization of a scribe line by variously inspecting a conductive pattern using the connection blocking structure of a fuse wiring. CONSTITUTION: A pair of pads(110) transmit and receive a signal for measuring the alignment of a pattern and a metal wiring. A test pattern(120) measures the alignment of the pattern and the metal wiring. The test pattern is arranged in a space between the pads. A fuse wiring(130) electrically connects the test pattern and the pads. A test element group pattern(140) includes the test pattern and the fuse wiring.

Abstract translation: 目的：提供一种检测结构，以通过使用熔丝布线的连接阻挡结构对导电图案进行各种检查来增加划线的空间利用。 构成：一对焊盘（110）发射和接收用于测量图案和金属布线的对准的信号。 测试图案（120）测量图案和金属布线的对准。 测试图案布置在垫之间的空间中。 保险丝布线（130）电连接测试图案和垫。 测试元件组图案（140）包括测试图案和熔丝布线。

公开(公告)号：KR100674903B1

公开(公告)日：2007-01-26

申请号：KR1020010002066

申请日：2001-01-13

Applicant: 삼성전자주식회사

Inventor： 백재철

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자의 트렌치 소자분리막 형성방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성하고, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 반도체 기판의 소자분리영역을 노출시키는 하드 마스크층 패턴 및 패드 산화막 패턴을 형성한다. 이어서, 상기 노출된 반도체 기판을 건식 식각하여 트렌치를 형성하고, 상기 트렌치 내벽에 얇은 열산화막을 형성한다. 다음에, 상기 열산화막을 습식 식각하여 제거한 후, 상기 결과물 상에 단차를 따라 산화막을 형성한다. 이어서, 상기 산화막 상에 단차를 따라 실리콘 질화막 라이너를 형성하고, 상기 실리콘 질화막 라이너가 형성된 결과물 상에 필링 특성이 우수한 트렌치 필링 절연막으로 상기 트렌치를 매립한다. 이어서, 상기 트렌치 필링 절연막의 리세스를 방지하기 위해 소정의 온도에서 어닐링한 후, 상기 트렌치 필링 절연막을 화학기계적 연마하여 평탄화한다.

公开(公告)号：KR1020060024571A

公开(公告)日：2006-03-17

申请号：KR1020040073371

申请日：2004-09-14

Applicant: 삼성전자주식회사

Inventor： 백재철 ,  송두헌 ,  김동현 ,  이창섭

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66348 ,  H01L21/0274 ,  H01L29/66613 ,  H01L29/66734

Abstract: 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판의 소자분리영역에 의해 한정되고 제 1 방향으로 확장된 활성영역, 활성영역 내의 반도체 기판 내부로 형성된 리세스부를 포함하는 게이트 및 게이트의 리세스부를 둘러싸는 형태로 활성영역의 반도체 기판 내에 형성되는 리세스 채널 영역을 포함하는 리세스 채널 트랜지스터를 구비한다. 여기에서, 게이트 리세스부는 소자분리영역과 접하는 말단에서 제 1 방향으로 확장된 탭을 포함한다.