公开(公告)号：KR1020010002610A

公开(公告)日：2001-01-15

申请号：KR1019990022501

申请日：1999-06-16

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L27/115

Abstract: PURPOSE: A method for fabricating a non-volatile semiconductor memory device is provided to improve the reliability of the process by preventing the fault of the process. CONSTITUTION: A gate insulating film(102) is formed on an active area of a semiconductor substrate(100). A junction area(106a) is formed at a lower portion of the gate insulating film(102). A photosensitive film pattern(104) is formed on the gate insulating film(102) such that a part of the gate insulating film(102) is exposed. Then the gate insulating film(102) is partially dry-etched by using the photosensitive film pattern(104) as a mask. The remaining portion of the gate insulating film(102) is wet-etched by using the photosensitive film pattern(104) as the mask such that the junction area(106a) is exposed. Then, the photosensitive film pattern(104) is removed. After that, a tunnel oxide film is formed on the exposed portion of the semiconductor substrate(100).

Abstract translation: 目的：提供一种制造非易失性半导体存储器件的方法，以通过防止该过程的故障来提高该工艺的可靠性。 构成：在半导体衬底（100）的有源区上形成栅极绝缘膜（102）。 在栅极绝缘膜（102）的下部形成有接合区域（106a）。 在栅极绝缘膜（102）上形成感光膜图案（104），使得栅极绝缘膜（102）的一部分露出。 然后通过使用感光膜图案（104）作为掩模来部分干蚀刻栅极绝缘膜（102）。 通过使用感光膜图案（104）作为掩模使得栅极绝缘膜（102）的剩余部分被湿蚀刻，使得接合面积（106a）暴露。 然后，去除感光膜图案（104）。 之后，在半导体衬底（100）的暴露部分上形成隧道氧化膜。

公开(公告)号：KR1020000007969A

公开(公告)日：2000-02-07

申请号：KR1019980027584

申请日：1998-07-09

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L21/8247

Abstract: PURPOSE: A method of fabricating a semiconductor device is provided to increase breakdown voltage of a field region and reduce a cell size by implanting impurity under the field region using dual diffusion implantation technique. CONSTITUTION: The method comprises the steps of sequentially forming an insulating layer, a conductive layer, and a material layer on a semiconductor substrate of a first conductive type; etching the material using a mask for defining an active region and an inactive region to form the inactive region; deeply implanting a first impurity of a first concentration into the semiconductor substrate using a mask of which an open region is relatively smaller than the inactive region defined by the mask; shallowly implanting a second impurity of a second concentration into on the semiconductor substrate using the mask, wherein concentration of the second impurity is relatively higher than that of the first impurity; growing an insulating layer of the inactive region to form a field oxide layer; sequentially implanting a third impurity of a third and a fourth concentrations into the active region at both sides of the field oxide layer.

Abstract translation: 目的：提供一种制造半导体器件的方法，以增加场区的击穿电压，并通过使用双扩散注入技术在场区域下注入杂质来减小电池尺寸。 构成：该方法包括在第一导电类型的半导体衬底上依次形成绝缘层，导电层和材料层的步骤; 使用用于限定活性区域和非活性区域的掩模蚀刻材料以形成非活性区域; 使用开口区域相对小于由掩模限定的非活性区域的掩模，将半导体衬底中的第一浓度的第一杂质深度注入到半导体衬底中; 使用掩模将第二浓度的第二杂质浅地注入到半导体衬底上，其中第二杂质的浓度相对高于第一杂质的浓度; 生长非活性区域的绝缘层以形成场氧化物层; 顺序地将第三和第四浓度的第三杂质注入场氧化物层两侧的有源区。

公开(公告)号：KR100549940B1

公开(公告)日：2006-02-07

申请号：KR1019990022501

申请日：1999-06-16

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L27/115

Abstract: FN 터널 효과를 최대화하고 공정 신뢰성 향상을 이룰 수 있도록 한 비휘발성 메모리 반도체 소자 제조방법이 개시된다. 반도체 기판 상의 활성영역에 게이트 절연막을 형성하고, 게이트 절연막 하단의 기판 내부 소정 부분에 상기 기판과 반대 타입의 정션 영역을 형성한 다음, 정션 영역 상의 게이트 절연막 표면이 소정 부분 노출되도록 상기 게이트 절연막 상에 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 이용하여 게이트 절연막을 일부 건식식각하고, 정션 영역이 노출되도록 게이트 절연막의 잔여분을 습식식각한 다음, 감광막 패턴을 제거하고, 기판의 표면 노출부에 게이트 절연막보다 얇은 두께의 터널 산화막을 형성한다. 그 결과, 1) 반도체 소자의 고집적화로 인해 터널 산화막의 사이즈가 0.5㎛ 이하의 사이즈를 가지도록 정의되더라고 터널 산화막의 면적을 기 설정된 사이즈와 거의 동일한 수준으로 가져갈 수 있게 되므로 프로그램이나 이레이즈시 FN 터널 효과를 최대화할 수 있게 되고, 2) 터널 산화막 형성부에 감광막 찌거지가 잔존됨에 따라 야기되던 공정 불량 발생을 사전에 막을 수 있게 되므로 공정 신뢰성 향상을 이룰 수 있게 된다.

公开(公告)号：KR100405450B1

公开(公告)日：2004-01-28

申请号：KR1019970025319

申请日：1997-06-18

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L21/336

Abstract: PURPOSE: A DMOS(Double Diffused Metal Oxide Semiconductor) transistor having a structure of a pocket-type junction layer and a manufacturing method thereof are provided to be capable of conserving a low threshold voltage. CONSTITUTION: A DMOS transistor is provided with a semiconductor substrate having an isolation layer(102), a gate electrode(106) formed on the semiconductor substrate, an oxide layer spacer(112) formed at both sidewalls of the gate electrode, and the first semiconductor layer(110) between one side of the gate electrode and the isolation layer in the semiconductor substrate. The DMOS transistor further includes the second semiconductor layer(116) formed in the first semiconductor layer as a pocket type junction layer, the third semiconductor layer(120) between the other side of the gate electrode and the isolation layer in the semiconductor substrate, the fourth semiconductor layer(128) formed in the second semiconductor layer, and a pair of fifth semiconductor layer(122) formed in the second semiconductor layer.

公开(公告)号：KR100471187B1

公开(公告)日：2005-03-10

申请号：KR1020030004802

申请日：2003-01-24

Applicant: 삼성전자주식회사

Inventor： 김영호 ,  신호봉

IPC: H01L27/115

CPC classification number: H01L29/7883 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 이이피롬 셀 및 그 제조방법을 제공한다. 이 이이피롬 셀은 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막과, 활성영역 내에 측방으로 이격되어 형성된 소오스 영역, 매몰 N+ 영역 및 드레인 영역을 갖는다. 매몰 N+ 영역과 드레인 영역 사이의 활성영역 내에 셀 공핍 영역이 형성된다. 셀 공핍 영역 및 상기 매몰 N+ 영역은 측방으로 확산되어 서로 전기적으로 연결된다. 소오스 영역 및 매몰 N+ 영역 사이의 영역 제1 채널영역 및 상기 매몰 N+ 영역 상에 메모리 게이트가 형성되고, 셀 공핍 영역과 상기 드레인 영역 사이의 제2 채널영역 상에 선택 게이트가 형성된다. 매몰 N+ 영역 상에 터널 영역이 위치한다. 터널 영역의 경계로부터 매몰 N+ 영역의 경계까지 측방 거리는 일정하다. 상기 터널 영역은 매몰 N+ 영역을 형성하기 위한 오프닝과 오프닝의 측벽에 형성된 스페이서 패턴을 이용하여 형성할 수 있다.

公开(公告)号：KR1020040067597A

公开(公告)日：2004-07-30

申请号：KR1020030004802

申请日：2003-01-24

Applicant: 삼성전자주식회사

Inventor： 김영호 ,  신호봉

IPC: H01L27/115

CPC classification number: H01L29/7883 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: PURPOSE: An EEPROM(electrically erasable and programmable read-only-memory) cell is provided to prevent a writing/erasing defect caused by misalignment of a buried N+ region and a tunnel region by forming a spacer pattern on the sidewall of an opening of a mask pattern used as an ion implantation mask for forming a buried N+ region and by forming the tunnel region while using the spacer pattern and the mask pattern as an etch mask. CONSTITUTION: An isolation layer is formed in a semiconductor substrate(50) to define an active region. A source region(80), a buried N+ region(56) and a drain region are formed in the active region, separated from one another. A cell depletion region(78) is formed in the active region between the buried N+ region and the drain region, electrically connected to the buried N+ region. The first channel region is defined between the source region and the buried N+ region. The second channel region is defined between the cell depletion region and the drain region. A memory gate(74) is formed on the first channel region and the buried N+ region. A select gate(76) is formed on the second channel region. A tunnel oxide layer is formed on a tunnel region(60) positioned on the buried N+ region. The lateral distance from the boundary of the tunnel region to the boundary of the buried N+ region is uniform.

Abstract translation: 目的：提供EEPROM（电可擦可编程只读存储器）单元，以防止由掩埋的N +区域和隧道区域的未对准引起的写/擦除缺陷，通过在开口的侧壁上形成间隔图案 掩模图案用作用于形成掩埋N +区域的离子注入掩模，并且通过在使用间隔物图案和掩模图案作为蚀刻掩模的同时形成隧道区域。 构成：在半导体衬底（50）中形成隔离层以限定有源区。 源极区域（80），埋入的N +区域（56）和漏极区域形成在有源区域中，彼此分离。 在掩埋N +区域和漏极区域之间的有源区域中形成电解电荷区域（78），电连接到掩埋的N +区域。 在源极区域和掩埋的N +区域之间限定第一沟道区域。 第二通道区域被限定在电池耗尽区域和漏极区域之间。 存储器栅极（74）形成在第一沟道区和掩埋N +区上。 选择栅极（76）形成在第二沟道区上。 隧道氧化层形成在位于掩埋N +区上的隧道区域（60）上。 从隧道区域的边界到埋藏的N +区域的边界的横向距离是均匀的。

公开(公告)号：KR1019990030996A

公开(公告)日：1999-05-06

申请号：KR1019970051510

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 신호봉 ,  홍창수

IPC: H01L29/76

Abstract: 본 발명은 디모스 트랜지스터에 있어서, 드래프트 영역인 저농도의 제 2 도전형 에피층과 이의 표면 근방에 형성되는 고농도의 제 2 도전형 드레인 영역 사이에 이들에 주입된 불순물 농도의 중간 정도의 농도로 불순물을 도핑하여서된 제 2 도전형의 불순물층이 형성된 것으로서, 제 2 도전형 에피층과 고농도의 제 2 도전형 드레인 영역 사이에 이들에 주입된 불순물 농도의 중간 정도로 제 2 도전형의 불순물층을 깊게 형성함으로써, 이 불순물층이 드레인의 확장 영역으로서 Ron을 감소시키고 또한 높은 게이트 바이어스에서 안정된 동작 특성을 얻을 수 있게 되는 것이다.

公开(公告)号：KR1019960039430A

公开(公告)日：1996-11-25

申请号：KR1019950008714

申请日：1995-04-13

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L29/78 ,  H01L21/336

Abstract: 고,전압용 모스 트랜지스터를 갖는 반도체장치 및 그 제조 방법이 개시되어 있다. 본 발명은 고,전압용 모스 트랜지스터를 형성함에 있어서, 필드절연층의 중앙부분을 식각하여 필드 절연층 패턴을 형성하고, 그들 사이에 게이트 절연층 패턴 및 게이트 전극을 형성함으로써 고,전압용 모스 트랜지스터의 크기를 작게 할 수 있다.

公开(公告)号：KR1020080017594A

公开(公告)日：2008-02-27

申请号：KR1020060078867

申请日：2006-08-21

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28141 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/66825

Abstract: A method for fabricating a non-volatile memory cell having a buried n+ region and a tunnel insulating layer self-aligned with each other are provided to overlap the tunnel insulating layer on a normal position of a burial impurity region by using a spacer. A gate insulating layer(120) is formed on a semiconductor substrate(110). A mask pattern(10) having an opening(12) is formed on the gate insulating layer. A spacer(20) is formed on a sidewall of the opening. A burial impurity region(130) is formed at a lower part of the opening is formed by implanting impurities into the semiconductor substrate by using the mask pattern as an ion implantation mask. A tunnel window(40) for exposing the burial impurity region is formed by etching the gate insulating layer. The mask pattern and the spacer are removed. A tunnel insulating layer is formed on the burial impurity region exposed by the tunnel window. A floating gate layer, a gate interlayer dielectric, and a control gate layer are sequentially formed on the semiconductor substrate having the tunnel insulating layer.

Abstract translation: 提供一种制造具有彼此自对准的掩埋n +区和隧道绝缘层的非易失性存储单元的方法，以通过使用间隔物在埋置杂质区的法线位置上与隧道绝缘层重叠。 在半导体衬底（110）上形成栅极绝缘层（120）。 具有开口（12）的掩模图案（10）形成在栅极绝缘层上。 间隔件（20）形成在开口的侧壁上。 通过使用掩模图案作为离子注入掩模将杂质注入到半导体衬底中，形成在开口的下部的埋置杂质区（130）。 通过蚀刻栅极绝缘层形成用于暴露埋藏杂质区的隧道窗（40）。 去除掩模图案和间隔物。 在由隧道窗露出的埋藏杂质区域上形成隧道绝缘层。 在具有隧道绝缘层的半导体衬底上依次形成浮栅层，栅层间电介质和控制栅层。

公开(公告)号：KR1020030081898A

公开(公告)日：2003-10-22

申请号：KR1020020020346

申请日：2002-04-15

Applicant: 삼성전자주식회사

Inventor： 신호봉

IPC: H01L29/792

Abstract: PURPOSE: A floating trap type non-volatile memory device and a method for manufacturing the same are provided to be capable of preventing leakage current at data retention mode, improving operation speed, and reducing operation voltage by using a lower and upper SiON layer as a tunnel insulating layer and a blocking insulating layer, respectively. CONSTITUTION: After forming an isolation layer(102) at a semiconductor substrate(101) for defining an active region, a lower SiON layer, a center insulating layer, an upper SiON layer, and a gate electrode layer are sequentially formed at the upper portion of the semiconductor substrate. Then, a gate electrode(108a), a blocking insulating layer(105a), an electric charge storage layer(104a), and a tunnel insulating layer(103a) are sequentially formed by patterning the resultant structure. An impurity diffusing region(109) is formed at both sides of the gate electrode in the semiconductor substrate.

Abstract translation: 目的：提供一种浮动阱式非易失性存储器件及其制造方法，以能够防止数据保持模式下的漏电流，提高操作速度，并且通过使用下层和上层SiON层作为 隧道绝缘层和阻挡绝缘层。 构成：在用于限定有源区的半导体衬底（101）上形成隔离层（102）之后，在上部依次形成下部SiON层，中心绝缘层，上部SiON层和栅极电极层 的半导体衬底。 然后，通过图案化所得到的结构，顺序地形成栅电极（108a），阻挡绝缘层（105a），电荷存储层（104a）和隧道绝缘层（103a）。 在半导体衬底中的栅电极的两侧形成杂质扩散区（109）。