公开(公告)号：KR1020060109318A

公开(公告)日：2006-10-19

申请号：KR1020060032855

申请日：2006-04-11

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01J1/30

CPC classification number: H01J29/02 ,  H01J29/467 ,  H01J29/48 ,  H01J31/127

Abstract: A gate controlled electron emitter array panel, an active matrix display having the same, and a manufacturing method of the same capable are provided to enlarge a gap between electrodes for composing an electron emission region by controlling a potential barrier for causing tunneling of electrons by a gate. A gate controlled electron emitter array panel includes a first electrode(24), and a pair of second and third electrodes(26,28). The pair of second and third electrodes are insulated from the first electrode. The pair of second and third electrodes are used for defining an electron emission region(25) which is overlapped with the first electrode. A gap between the pair of second and third electrodes is 1 micrometer and less.

Abstract translation: 栅极控制的电子发射器阵列面板，具有该栅极控制的电子发射器阵列面板的有源矩阵显示器及其制造方法能够通过控制用于使电子的隧道化的势垒控制一个放大用于构成电子发射区域的电极之间的间隙 门。 门控电子发射器阵列面板包括第一电极（24）和一对第二和第三电极（26,28）。 一对第二和第三电极与第一电极绝缘。 一对第二和第三电极用于限定与第一电极重叠的电子发射区（25）。 一对第二和第三电极之间的间隙为1微米和更小。

公开(公告)号：KR100585111B1

公开(公告)日：2006-06-01

申请号：KR1020030083623

申请日：2003-11-24

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/78687

Abstract: 게르마늄 채널 영역을 가지는 멀티-게이트(multi-gate) 구조의 비평면 트랜지스터 및 그 제조 방법에 관하여 개시한다. 본 발명의 비평면 트랜지스터는 실리콘 바디와, 실리콘 바디 위에서 연장되는 3개의 면으로 이루어지는 채널 영역을 포함한다. 채널 영역은 게르마늄층으로 구성된다. 채널 영역은 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역 및 제2 채널 영역을 포함한다. 게르마늄 채널 영역을 형성하기 위하여 기판상에 메사형 활성 영역을 형성한 후, 활성 영역의 양 측벽 및 상면을 덮는 게르마늄층을 형성한다.
비평면, 멀티-게이트, SCE, 게르마늄 채널, 캐리어 이동도

公开(公告)号：KR1020050082099A

公开(公告)日：2005-08-22

申请号：KR1020040010472

申请日：2004-02-17

Applicant: 삼성전자주식회사

Inventor： 최정아 ,  양정환 ,  진유승

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/41725 ,  H01L29/4232 ,  H01L29/7831 ,  H01L29/7848 ,  H01L29/78696

Abstract: 복수의 슬랩(slab)을 포함하는 메사형 활성 영역을 가지는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 상호 연결되어 있는 제1 활성 영역 및 제2 활성 영역을 포함한다. 제1 활성 영역은 기판 위에 라인 앤드 스페이스 패턴 (line and space pattern) 형상으로 형성되고, 상호 반대 방향인 제1 측면 및 제2 측면과 상면을 각각 가지는 복수의 슬랩으로 구성된다. 제2 활성 영역은 상기 제1 활성 영역과는 같거나 다른 물질로 이루어지고 상기 복수의 슬랩을 상호 연결시키도록 상기 기판상에서 상기 슬랩의 적어도 일단부에 접하여 연장되어 있다. 본 발명에 따른 반도체 소자를 제조하기 위하여 라인 앤드 스페이스 패턴 형상의 제1 활성 영역을 기판 위에 먼저 형성한 후 제2 활성 영역을 형성한다.

公开(公告)号：KR1020040081873A

公开(公告)日：2004-09-23

申请号：KR1020030016450

申请日：2003-03-17

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L21/335

CPC classification number: H01L29/785 ,  H01L21/823828 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/78687 ,  Y10S257/903

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce loss of current by enhancing the contact area between the second semiconductor pattern and a gate pattern and to improve electron mobility by changing lattice property of a semiconductor layer. CONSTITUTION: The first semiconductor layer, such as silicon and the second semiconductor layer with different lattice property, such as silicon germanium are sequentially formed on a substrate(100). The first semiconductor pattern(200) is formed by etching the second and first semiconductor layer. The third semiconductor layer with same lattice property as the first semiconductor layer is formed on the first semiconductor pattern. The second semiconductor pattern(300) is formed to cover the first semiconductor pattern by etching the third semiconductor layer.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过增强第二半导体图案和栅极图案之间的接触面积来减小电流损失，并且通过改变半导体层的晶格特性来改善电子迁移率。 构成：在基板（100）上依次形成诸如硅的第一半导体层和具有不同晶格性质的第二半导体层（例如硅锗）。 第一半导体图案（200）通过蚀刻第二半导体层和第一半导体层而形成。 在第一半导体图案上形成具有与第一半导体层相同的晶格性质的第三半导体层。 第二半导体图案（300）通过蚀刻第三半导体层而形成为覆盖第一半导体图案。

公开(公告)号：KR100429857B1

公开(公告)日：2004-06-16

申请号：KR1019970014144

申请日：1997-04-17

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L29/78

Abstract: PURPOSE: A method for fabricating a transistor with a punchthrough preventing region is provided to form a punchthrough preventing region self-aligned with a common gate electrode of NMOS and PMOS transistors under the common gate electrode by forming the first insulation layer for defining a gate electrode region and by performing a patterning process only once. CONSTITUTION: A P-well region(1) and an N-well region(10) are formed in the surface of a semiconductor substrate. An isolation layer(16) for defining an active region in the P-well and N-well regions is formed on a predetermined region of the resultant structure. The first insulation layer pattern(16) crosses the active regions defined in the P-well and N-well regions, having a groove with a predetermined width. The groove on the N-well region is covered with the second insulation layer pattern. The first punchthrough preventing region having a higher density than that of the P-well region is selectively formed under the surface of the active region exposed by the groove on the P-well region. The groove on the P-well region is filled with the first gate electrode(24). The second insulation layer pattern is removed to expose the groove on the N-well region. The second punchthrough preventing region(26) having a higher density than that of the N-well region is formed under the surface of the active region exposed by the groove on the N-well region. The groove on the N-well region is filled with the second gate electrode(30).

公开(公告)号：KR100343653B1

公开(公告)日：2002-07-11

申请号：KR1020000055769

申请日：2000-09-22

Applicant: 삼성전자주식회사

Inventor： 송원상 ,  양정환 ,  박인선 ,  윤병문

IPC: H01L21/28

Abstract: 금속 실리사이드층을 갖는 반도체 장치 및 금속 실리사이드층의 형성방법이 개시되어 있다. 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층과, 개구부에 의해 노출된 반도체 영역 상에 제1 상의 자연 금속 실리사이드를 이용하여 제1 상과 다른 화학량적 조성비를 갖도록 형성된 제2 상의 금속 실리사이드층, 및 제2 상의 금속 실리사이드층 상에 형성된 반도체층을 구비함으로써, 금속 실리사이드-반도체 콘택 구조를 갖는 반도체 장치가 제공된다. 금속과 실리콘 사이의 계면에 자연 금속 실리사이드가 형성되는 것을 이용하여 자연 금속 실리사이드로 이루어진 제1 상의 금속 실리사이드층과 실리콘을 반응시켜 높은 상 안정도 및 낮은 저항을 갖는 제2 상의 금속 실리사이드층을 형성한다.

公开(公告)号：KR100327347B1

公开(公告)日：2002-03-06

申请号：KR1020000042154

申请日：2000-07-22

Applicant: 삼성전자주식회사

Inventor： 양정환 ,  김영욱

IPC: H01L21/336

公开(公告)号：KR100295059B1

公开(公告)日：2001-07-12

申请号：KR1019990021757

申请日：1999-06-11

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L21/20

Abstract: 본발명의에피택셜성장방법은반도체기판상에중수소패시베이션층을형성하는단계와, 상기중수소패시베이션층및 상기반도체기판을가열하여상기반도체기판상에에피택셜층을성장시키는단계로이루어진다. 상기중수소패시베이션층형성단계는 100℃∼800℃사이에서상기반도체기판을가스상태의중수소에노출하는단계로이루어질수 있다. 본발명은실리콘기판상에에피택셜층성장시가열에의하여만들어지는댕들링본드의수를줄일수 있어실리콘기판상에에피택셜층을질 높고안정되게형성할수 있다.

公开(公告)号：KR100190071B1

公开(公告)日：1999-06-01

申请号：KR1019960030468

申请日：1996-07-25

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L21/28

Abstract: 본 발명은 보이드의 형성없이 도전성 물질로 콘택홀을 매립시키는 방법에 관하여 기재하고 있다. 이는 반도체 기판상의 절연층에 콘택홀을 형성시키는 단계와, 상기 콘택홀을 매립시킬 수 있도록 도전성 물질을 상기 절연층상에 소정 두께로 증착시켜서 도전층을 형성시키는 단계와, 상기 반도체 기판에 외부로부터 자기장을 인가시킴으로서 보이드 형성이 없는 도전층을 형성시키는 단계로 이루어진다. 따라서 본 발명에 따르면, 자기장을 인가시킴으로서 콘택홀 상부의 모서리에 집중적으로 증착된 금속 원자가 콘택홀의 하단으로 이동하여 보이드 형성없이 도전성 물질로 상기 콘택홀의 내부를 매립시킴으로서 반도체 장치의 성능 및 신뢰도를 향상시킨다.

公开(公告)号：KR1019980039470A

公开(公告)日：1998-08-17

申请号：KR1019960058494

申请日：1996-11-27

Applicant: 삼성전자주식회사

Inventor： 양정환

IPC: H01L27/08

Abstract: 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 패드 산화막과 마스크용 절연막을 형성하는 단계와, 상기 마스크용 절연막의 일부를 제거하여 상기 패드 산화막을 노출시키는 홀을 포함하는 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴을 이온 주입 마스크로하여 상기 반도체 기판 내에 불순물 이온을 주입하여 상기 노출된 패드 산화막 아래에 펀치쓰루 저지용 채널 영역을 형성하는 단계와, 상기 노출된 패드 산화막을 제거하는 단계와, 상기 결과물상에 게이트 절연막을 형성하는 단계와, 상기 절연막 패턴의 홈 내에 게이트 전극층을 형성하는 단계와, 상기 게이트 절연막중 노출된 부분과 절연막 패턴을 순차로 제거하는 단계를 포함한다. 본 발명에 의하면, 소스 및 드레인 사이의 펀치쓰루를 방지하기 위한 이온 주입을 행하는 데 있어서 접합 정전 용량을 증가시키지 않고도 게이트 전극의 패터닝시에 발생할 수 있는 미스얼라인에 따른 문제를 단순한 공정에 의하여 해결할 수 있다.