公开(公告)号：KR1020060017412A

公开(公告)日：2006-02-23

申请号：KR1020040066077

申请日：2004-08-20

Applicant: 삼성전자주식회사

Inventor： 이호 ,  신동석 ,  이화성 ,  우에노테쯔지 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/66628 ,  H01L21/26586 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7834

Abstract: 보강막 패턴(Reinforcement Layer Pattern)들을 갖는 트랜지스터들 및 그 형성방법들을 제공한다. 이 트랜지스터들 및 그 형성방법들은 단결정 실리콘 기판의 상부의 스트레인드 실리콘 막(Strained Silicon Layer)이 반도체 제조 공정을 통하여 부분적으로 제거되는 량(量)을 보충해서 트랜지스터의 전기적 특성을 향상시키는 방안을 제시한다. 이를 위해서, 활성영역의 반도체 기판 상에 적어도 하나의 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들로부터 각각 연장되어서 활성영역의 반도체 기판의 주 표면 상에 보강막 패턴들이 배치된다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시키도록 배치된다. 상기 게이트 패턴들에 각각 중첩하도록 불순물 영역들을 형성한다. 이때에, 상기 불순물 영역들은 보강막 패턴들 및 활성영역의 반도체 기판에 동시에 형성한다. 그리고, 상기 보강막 패턴들의 상부에 위치되어서 게이트 패턴의 측벽들의 일부를 각각 덮는 스페이서 패턴들을 형성한다. 이를 통해서, 상기 트랜지스터들 및 그 형성방법들은 보강막 패턴들을 사용해서 트랜지스터의 전기적 특성을 향상시킬 수 있다.
보강막 패턴, 스트레인드 실리콘 막, 불순물 영역, 트랜지스터.

公开(公告)号：KR100798814B1

公开(公告)日：2008-01-28

申请号：KR1020060091360

申请日：2006-09-20

Applicant: 삼성전자주식회사

Inventor： 김명선 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이지혜

IPC: H01L29/78 ,  H01L21/24

CPC classification number: H01L29/665 ,  H01L29/165 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: A semiconductor device including a field effect transistor and a fabricating method thereof are provided to improve mobility of carriers moving in a channel region by allowing a source/drain pattern to supply compression force to the channel region under a gate electrode. A gate dielectric(104) and a gate electrode(106) are laminated in turn on a substrate(100). A source/drain pattern(117) gap-fills a recess region(115) formed on the substrate at both sides of the gate electrode. The source/drain pattern is formed with a doped silicon-germanium. A metal germano-silicide layer(125) is arranged on the source/drain pattern. The metal germano-silicide layer is electrically connected to the source/drain pattern. A ratio of germanium amount with respect to a sum of silicon amount and germanium amount in the metal germano-silicide layer is less than that of germanium amount with respect to a sum of silicon amount and germanium amount in the source/drain pattern.

Abstract translation: 提供包括场效应晶体管及其制造方法的半导体器件，以通过允许源极/漏极图案向栅极电极下方的沟道区域提供压缩力来改善在沟道区域中移动的载流子的迁移率。 依次在基板（100）上层叠栅电介质（104）和栅电极（106）。 源极/漏极图案（117）间隙地填充形成在栅电极两侧的衬底上的凹陷区域（115）。 源极/漏极图案由掺杂的硅 - 锗形成。 在源极/漏极图案上布置有金属锗化硅层（125）。 金属锗硅化物层电连接到源极/漏极图案。 相对于源极/漏极图案中的硅量和锗量的总和，锗量相对于金属锗硅化物层中的硅量和锗量之和的比例小于锗量。

公开(公告)号：KR100593736B1

公开(公告)日：2006-06-28

申请号：KR1020040045157

申请日：2004-06-17

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/28044 ,  H01L21/02378 ,  H01L21/02381 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/66628 ,  H01L29/66772

Abstract: 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을 형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들이 제공된다. 이 방법들은 메인 반도체 소스 가스 및 메인 식각 가스를 사용하여 단결정 반도체 및 다결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 다결정 에피택시얼 반도체층을 형성하는 것을 구비한다. 상기 다결정 에피택시얼 반도체층은 선택적 식각 가스를 사용하여 제거된다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회 번갈아가면서 반복적으로 공급되어 상기 단결정 반도체 상에 선택적으로 원하는 두께를 갖는 상승된 단결정 에피택시얼 반도체층을 형성한다. 상기 선택적 식각 가스는 상기 다결정 반도체 패턴 상에 에피택시얼 반도체층이 형성되는 것을 억제시킨다. 상기 방법들을 사용하여 형성된 반도체소자들이 제공된다.

Abstract translation: 提供了用于在单晶半导体上选择性形成外延半导体层的方法以及使用该方法制造的半导体器件。 该方法包括使用主要半导体源气体和主要蚀刻气体分别在单晶半导体和多晶半导体图案上形成单晶外延半导体层和多晶外延半导体层。 使用选择性蚀刻气体去除多晶外延半导体层。 主气体和选择性蚀刻气体交替地至少两次交替地供给，以在单晶半导体上选择性地形成具有期望厚度的升高的单晶外延半导体层。 选择性蚀刻气体抑制在多晶半导体图案上形成外延半导体层。 提供了使用上述方法形成的半导体器件。

公开(公告)号：KR1020050119991A

公开(公告)日：2005-12-22

申请号：KR1020040045157

申请日：2004-06-17

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/28044 ,  H01L21/02378 ,  H01L21/02381 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/66628 ,  H01L29/66772

Abstract: 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을 형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들이 제공된다. 이 방법들은 메인 반도체 소스 가스 및 메인 식각 가스를 사용하여 단결정 반도체 및 다결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 다결정 에피택시얼 반도체층을 형성하는 것을 구비한다. 상기 다결정 에피택시얼 반도체층은 선택적 식각 가스를 사용하여 제거된다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회 번갈아가면서 반복적으로 공급되어 상기 단결정 반도체 상에 선택적으로 원하는 두께를 갖는 상승된 단결정 에피택시얼 반도체층을 형성한다. 상기 선택적 식각 가스는 상기 다결정 반도체 패턴 상에 에피택시얼 반도체층이 형성되는 것을 억제시킨다. 상기 방법들을 사용하여 형성된 반도체소자들이 제공된다.

公开(公告)号：KR1020060089978A

公开(公告)日：2006-08-10

申请号：KR1020050010272

申请日：2005-02-03

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/02656 ,  H01L21/02532 ,  H01L21/02598

Abstract: 선택적인 에피택셜 반도체층의 형성방법이 제공된다. 이 방법은 반도체 기판 내에 리세스를 형성하는 것을 구비한다. 상기 리세스를 갖는 기판을 반응챔버 내로 로딩시킨다. 상기 반응챔버 내로 반도체 소스 가스 및 메인 식각 가스를 주입하여 상기 리세스들의 내벽들 상에 에피택셜 반도체층을 선택적으로 성장시킨다. 상기 반응챔버 내로 선택적 식각 가스를 주입하여 상기 리세스의 측벽에 인접하여 상기 반도체 기판의 주표면 상으로 과도성장된 상기 에피택셜 반도체층의 펜스부를 선택적으로 식각한다.
선택적 에피택셜, 단축 변형, 평탄화, 선택적 식각

公开(公告)号：KR1020060080303A

公开(公告)日：2006-07-10

申请号：KR1020050000584

申请日：2005-01-04

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L29/045 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7853

Abstract: 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 반도체 집적회로 소자들은 제1 및 제2 트랜지스터 영역들을 갖는 반도체 기판을 구비한다. 상기 반도체 기판은 제1 면 방위의 표면을 갖는다. 상기 반도체 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 활성영역 상에 적어도 하나의 에피택시얼 반도체 패턴이 제공된다. 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비한다. 상기 에피택시얼 반도체 패턴의 상부를 가로지르도록 제1 절연된 게이트 전극이 배치되고, 상기 제2 활성영역의 상부를 가로지르도록 제2 절연된 게이트 전극이 배치된다. 상기 반도체 집적회로 소자의 제조방법들 또한 제공된다.

公开(公告)号：KR1020060005259A

公开(公告)日：2006-01-17

申请号：KR1020040054160

申请日：2004-07-12

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  신동석 ,  이화성 ,  우에노테쯔지 ,  이호

IPC: H01L21/336

CPC classification number: H01L29/4975 ,  H01L21/28097 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636

Abstract: 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법은 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 반도체층들을 형성한다. 이때, 상기 게이트패턴 상에는 다결정반도체층이 성장되고, 동시에 상기 게이트패턴 양옆의 활성영역 상에는 단결정반도체층들이 성장된다. 상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들을 형성한다. 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 얻을 수 있다. 상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.

Abstract translation: 提供了一种制造具有整个硅化物金属栅电极的MOS晶体管的方法。 该方法包括在半导体衬底上的预定区域中形成元件隔离膜以限定有源区。 由此在有源区上形成绝缘栅极图案。 间隔物形成在栅极图案的侧壁上。 使用选择性外延生长工艺，分别在栅极图案的顶部和栅极图案两侧的有源区上形成半导体层。 此时，在栅极图案上生长多晶半导体层，并且在栅极图案的两侧的有源区上生长单晶半导体层。 选择性地蚀刻半导体层以形成栅极收缩图案和抬高的源极/漏极区域。 可以使用多晶半导体层和单晶半导体层之间的蚀刻选择性来获得栅极收缩图案和抬高的源极/漏极区域的期望厚度。 对其上形成栅极收缩图案的半导体衬底应用硅化工艺以形成整个硅化物金属栅电极和抬高的源极/漏极硅化物层。

公开(公告)号：KR100882930B1

公开(公告)日：2009-02-10

申请号：KR1020040108060

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L27/092

CPC classification number: H01L29/7834 ,  H01L21/265 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628

Abstract: 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들이 제공된다. 상기 씨모스 반도체 소자들은 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막 및 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 구비한다. 상기 제1 게이트 패턴의 양 옆에 각각 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역이 제공되고, 상기 제2 게이트 패턴의 양 옆에 각각 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역이 제공된다. 상기 제1 상승된 소오스/드레인 영역들은 상기 제1 활성영역 상에 위치하고, 상기 제2 상승된 소오스/드레인 영역들은 상기 제2 활성영역 상에 위치한다. 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 제1 게이트 스페이서가 제공된다. 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 게이트 패턴의 상부 측벽을 덮도록 제2 게이트 스페이서가 배치된다. 상기 씨모스 반도체소자의 제조방법들 또한 제공된다.

公开(公告)号：KR100764058B1

公开(公告)日：2007-10-09

申请号：KR1020060091356

申请日：2006-09-20

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  우에노테쯔지 ,  이호 ,  김명선 ,  이지혜

IPC: H01L21/336

CPC classification number: H01L29/6656 ,  H01L21/26513 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

Abstract: A semiconductor device with an FET(Field Effect Transistor) and a forming method thereof are provided to increase the mobility of carriers in a channel and to improve punchthrough characteristics by supplying sufficiently the stress to the channel using an improved arrangement of first and second semiconductor patterns. A gate pattern(110) is formed on a semiconductor substrate(100) doped with first dopants. A gate spacer(118) is formed at both sidewalls of the gate pattern. A first semiconductor pattern(116a) is filled in a first recess region, wherein the first recess region is located in the substrate under the gate spacer. The first semiconductor pattern is used for supplying compressive or tensile forces to a channel region under the gate pattern. A second semiconductor pattern(122) is filled in a second recess region, wherein the second recess region is located at a predetermined portion adjacent to the first recess region. The depth of the second recess region is larger than that of the first recess region. The first and the second semiconductor patterns are doped with second type dopants. The first semiconductor pattern is interposed between the channel region and the second semiconductor pattern.

Abstract translation: 提供具有FET（场效应晶体管）及其形成方法的半导体器件，以增加沟道中载流子的迁移率，并通过使用第一和第二半导体图案的改进布置向该沟道充分提供应力来改善穿通特性 。 在掺杂有第一掺杂剂的半导体衬底（100）上形成栅极图案（110）。 栅极间隔物（118）形成在栅极图案的两个侧壁处。 第一半导体图案（116a）填充在第一凹陷区域中，其中第一凹陷区域位于栅极间隔物下方的衬底中。 第一半导体图案用于向栅极图案下的沟道区域提供压缩或拉伸力。 第二半导体图案（122）填充在第二凹部区域中，其中第二凹部区域位于与第一凹部区域相邻的预定部分。 第二凹部区域的深度大于第一凹部区域的深度。 第一和第二半导体图案掺杂有第二类型掺杂剂。 第一半导体图形被插入在沟道区和第二半导体图案之间。

公开(公告)号：KR100678468B1

公开(公告)日：2007-02-02

申请号：KR1020050003892

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/304 ,  H01L21/336

CPC classification number: C30B25/18

Abstract: 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법이 제공된다. 상기 반도체 기판의 인-시츄 세정방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력(cleaning pressure)으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도(cleaning temperature)로 세정시간 동안 가열한다. 진공 분위기의 저온에서 반도체 기판 표면 상의 자연 산화막과 같은 오염물질들을 유효하게 제거함으로써 에피택셜층의 품질 저하를 방지 할 수 있으며, 반도체 소자의 전기적 특성 열화를 최소화할 수 있다.
에피택셜, 선택적 에피택셜, 인-시츄 세정