公开(公告)号：WO2022055162A1

公开(公告)日：2022-03-17

申请号：PCT/KR2021/011506

申请日：2021-08-27

Applicant: 삼성전자주식회사

Inventor： 이성규 ,  이남권 ,  정동화 ,  박현철 ,  제의진

IPC: G06F21/64 ,  G06F21/53 ,  H04L9/32 ,  H04L9/08

Abstract: 전자 장치 및 이의 제어 방법이 개시된다. 본 개시의 전자 장치는 운영 체제 및 운영 체제 상의 커널의 리소스를 공유하며 고유의 공개 키가 각각 할당된 복수의 가상화 공간을 포함하는 메모리 및 복수의 가상화 공간 중 적어도 하나의 가상화 공간 상에서 실행되는 파일에 포함된 서명 값을 검증하는 프로세서를 포함하고, 프로세서는 커널이 복수의 가상화 공간 중 제1 공개 키가 할당된 제1 가상화 공간 상에서 제1 파일의 실행을 감지하면, 제1 공개 키를 이용하여 실행된 제1 파일에 포함된 서명 값을 복호화하고, 복호화된 서명 값과 제1 파일에 대응되는 해시 값을 비교하여 제1 파일의 서명 값을 검증할 수 있다.

公开(公告)号：KR1019970067927A

公开(公告)日：1997-10-13

申请号：KR1019960006190

申请日：1996-03-08

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L29/70

Abstract: 3V 정도에서 동작되는 트랜지스터의 제조공수를 줄여 납기를 단축시킨 저전압 트랜지스터 제조 방법에 관한 것이다. 본 발명은, 반도체 웨이퍼에 N웰형성공정과 P웰형성공정과 게이트 옥사이드를 증착시키기 위한 전면 이온주입공정이 순차적으로 수행되고, 상기 N웰형성을 위하여 제1 전압상태에서 이온주입되는 도즈량을 3.2E12 내지 4.2E12로 조절하며 상기 P웰형성을 위하여 제2전압상태에서 이온주입되는 도즈량을 5.2E12 내지 6.2E12로 조절하고 제3전압상태에서 상기 전면 이온주입공정에서 이온주입되는 도즈량을 5.3E 내지 6.3E11로 조절하여 문턱전압값을 세팅하도록 이루어진다. 따라서 저전압 트랜지스터를 제조하기 위한 공정이 종래에 비하여 단순화되고, 그에 따른 공정에 필요한 설비 및 마스크가 불필요하므로 납기를 최소화하면서 제조단가를 절감할 수 있다.

公开(公告)号：KR1020010048188A

公开(公告)日：2001-06-15

申请号：KR1019990052768

申请日：1999-11-25

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L21/283

Abstract: PURPOSE: A method for forming a tungsten plug is provided with preventing a reaction between a titanium barrier and a silicon substrate and thereby reducing contact resistance. CONSTITUTION: In the method, a contact hole is formed in an insulating layer(203) on the silicon substrate(201), and then a cobalt layer is formed with a uniform thickness on a resultant structure. Next, the cobalt layer reacts with oxygen at high temperature, preferably at 470°C, and thereby forms a cobalt silicide layer(209). Next, the titanium barrier(211) is formed on the cobalt silicide layer(209), and then a titanium nitride barrier(213) is formed thereon. Thereafter, tungsten(215) is deposited enough to fill the contact hole so as to form the tungsten plug. The cobalt silicide layer(209) prevents a reaction between the titanium barrier(211) and the silicon substrate(201).

Abstract translation: 目的：提供形成钨丝塞的方法，其防止钛阻挡层和硅基板之间的反应，从而降低接触电阻。 构成：在该方法中，在硅衬底（201）上的绝缘层（203）中形成接触孔，然后在所得到的结构上形成厚度均匀的钴层。 接下来，钴层在高温下优选与氧反应，优选在470℃下反应，从而形成硅化钴层（209）。 接着，在钴硅化物层（209）上形成钛屏障（211），然后在其上形成氮化钛阻挡层（213）。 此后，将钨（215）沉积到足以填充接触孔以形成钨插塞。 钴硅化物层（209）防止钛屏障（211）和硅衬底（201）之间的反应。

公开(公告)号：KR1020170114582A

公开(公告)日：2017-10-16

申请号：KR1020160041778

申请日：2016-04-05

Applicant: 삼성전자주식회사

Inventor： 이창우 ,  이남권

IPC: H04N21/6334 ,  H04N21/835 ,  H04N21/6583

CPC classification number: H04L9/3247 ,  G06F21/00 ,  G06F21/44 ,  G06F21/51 ,  H04L9/14 ,  H04L9/30 ,  H04L9/3236

Abstract: 본발명의실시예에따른영상처리장치는, 영상처리장치의운영체제와, 프로그램코드및 제1전자서명을포함하는스크립트파일과, 운영체제상에서프로그램코드를실행시키게마련된인터프리터프로그램이저장되는저장부와; 인터프리터프로그램이운영체제상에서프로그램코드를실행하는것에응답하여, 운영체제에의해제1전자서명의인증을수행하고, 인증의통과여부에따라서프로그램코드의실행을선택적으로허용또는차단하는적어도하나의프로세서를포함하는것을특징으로한다.

Abstract translation: 存储单元，用于存储图像处理设备的操作系统，包括程序代码和第一数字签名的脚本文件以及用于在操作系统上执行程序代码的解释程序; 包括：响应于执行所述操作系统上的程序代码的解释器程序的至少一个处理器，并且执行操作系统，所述第一电子签名的释放的身份验证，以及选择性地允许或上的认证是否通路因此程序代码块执行 而且，其特征在于。

公开(公告)号：KR1019980082700A

公开(公告)日：1998-12-05

申请号：KR1019970017751

申请日：1997-05-08

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L21/30

Abstract: 본 발명은 반도체장치의 금속막 식각방법에 관한 것이다.
본 발명은, 칩의 개수가 서로 다른 각 웨이퍼들을 일군으로 구성시켜 금속막 식각공정을 수행하는 반도체장치의 금속막 식각방법에 있어서, 상기 서로 다른 각 웨이퍼들 상에는 더미 패턴을 상기 칩의 개수에 비례하도록 형성시켜 상기 금속막 식각공정을 수행함을 특징으로 한다.
따라서, 칩의 개수에 비례하도록 더미 패턴을 형성시킴으로써 금속막 식각공정시 금속막의 오버에칭이나 언더에칭 등과 같은 불량이 제거되는 효과가 있다.

公开(公告)号：KR1019980072809A

公开(公告)日：1998-11-05

申请号：KR1019970007773

申请日：1997-03-07

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L21/28

Abstract: 본 발명은 열처리공정인 얼로이공정의 진행에 의해서 실리콘 웨이퍼와 금속막이 반응하여 실리콘 노쥴(Nodule)이 생성되는 것을 방지하는 반도체장치의 제조방법에 관한 것이다.
본 발명은, 콘택홀이 형성된 웨이퍼 상에 금속막을 형성하고, 상기 금속막 상부에 보호막을 형성하는 것을 포함하는 반도체장치의 제조방법에 있어서, 상기 금속막 형성 후 또는 보호막 형성 후에 상기 웨이퍼를 일정온도의 챔버 내부에서 열처리한 후 상기 웨이퍼를 급속냉각 시킴을 특징으로 한다.
따라서, 얼로이공정을 진행함에 따라 실리콘 재질의 웨이퍼와 콘택홀 상부에 형성된 금속막이 반응하여 형성된 실리콘 노쥴이 후속공정에 의해서 제작된 반도체장치의 불량원인으로 작용하는 문제점을 해결할 수 있는 효과가 있다.

公开(公告)号：KR1020050035613A

公开(公告)日：2005-04-19

申请号：KR1020030071078

申请日：2003-10-13

Applicant: 삼성전자주식회사

Inventor： 이남권 ,  이화철 ,  전찬섭 ,  조병후 ,  방정호 ,  조근원

IPC: H01L21/822 ,  G01R31/26 ,  H01L21/66

Abstract: 본 발명은 반도체 장치 및 그것을 테스트하기 위한 방법에 관한 것으로서, 본 발명에 따른 반도체 장치는 내장회로부와 전기적으로 연결되는 복수의 비교기, 그 비교기와 전기적으로 연결되는 AND 또는 OR 논리게이트, 그리고 그 AND 또는 OR 논리게이트와 전기적으로 연결되면서 MBT(Monitoring Burn-in Tester)와도 전기적으로 연결되는 입출력단자를 포함하는 구성을 가지며, 본 발명에 따른 반도체 장치의 테스트 방법은 MBT를 사용하여 이와 같은 반도체 장치를 하나의 DQ(data queue)로서 테스트 함을 특징으로 한다.
이에 따라, 반도체 장치의 테스트 스캔 횟수가 감소되므로, 반도체 장치의 테스트 시간이 단축되어 반도체 제조공정의 생산 효율이 향상되는 이점이 있다.

公开(公告)号：KR1019980017522A

公开(公告)日：1998-06-05

申请号：KR1019960037307

申请日：1996-08-30

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L27/115

Abstract: 특정 데이터(Data)를 코딩(Coding)하는 공정을 금속막을 형성한 후 수행하여 수주 후 납기까지의 시간(TAT : Turn Around Time)단축으로 제품의 시장경쟁력을 개선시킨 반도체 롬 코딩방법에 관한 것이다.
본 발명은, 반도체 롬 코딩방법에 있어서, 롬 제조 공정에서 금속막을 형성시키는 공정과 이에 후속되는 보호막을 형성시키는 공정사이에 특정 데이터를 코딩하는 공정을 수행하여 이루어짐을 특징으로 한다.
그리고, 상기 특정 데이터의 코딩은 450KeV 내지 650KeV의 에너지로 이온주입으로 이루어지는 것이 바람직하다.
따라서, 본 발명에 의하면 수주에서 납기까지의 시간을 최소화하여 제품의 시장경쟁력을 공고히하는 효과가 있다.

公开(公告)号：KR1019970051933A

公开(公告)日：1997-07-29

申请号：KR1019950067060

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L21/027

Abstract: 본 발명은 웨이퍼를 제조함에 있어서 칩영역과 동일한 전기적 저항특성을 갖도록 스크라이브 레인(Scribe Lane)을 형성시키기 위한 반도체장치 제조용 레티클 및 그를 이용하여 제조된 웨이퍼에 관한 것이다.
본 발명은 웨이퍼 상에 게이트폴리라인을 형성시키기 위한 반도체장치 제조용 레티클에 칩을 형성시키기 위한 칩형성패턴영역의 변부의 스크라이브 레인(Scribe Lane) 내에 더미게이트폴리 형성용 패턴이 포함되어서, 이를 이용하여 웨이퍼 상에 더미게이트폴리를 형성시킴으로 특징으로 한다.
본 발명에 의하면, DC테스트에 의하여 평가산출된 데이타에 대한 신뢰성이 극대화될 수 있어서, 정확한 웨이퍼의 불량원인을 분석할 수 있는 효과가 있다.

公开(公告)号：KR1020070063283A

公开(公告)日：2007-06-19

申请号：KR1020050123336

申请日：2005-12-14

Applicant: 삼성전자주식회사

Inventor： 이남권

IPC: H01L21/66

Abstract: A semiconductor device is provided to clearly define a bonding region and a probe region by protruding the bonding region more than the probe region at one side of a chip pad. A chip pad(120) is positioned on a substrate(110), and is exposed outwardly from the substrate. The chip pad is composed of a probe region for performing electric test of a semiconductor chip(100) and a bonding region. The bonding region is protruded more than the probe region at one side of the chip pad, and the probe region protrudes relative to the bonding region at other side of the chip pad, thereby forming a boarder defining the bonding region and the probe region at both sides.

Abstract translation: 提供半导体器件以通过在芯片焊盘的一侧突出超过探针区域的结合区域来清楚地限定接合区域和探针区域。 芯片焊盘（120）定位在基板（110）上，并从基板向外露出。 芯片焊盘由用于进行半导体芯片（100）和接合区域的电测试的探针区域构成。 接合区域比芯片焊盘的一侧的探针区域突出，并且探针区域相对于芯片焊盘的另一侧的接合区域突出，从而形成限定两者的接合区域和探针区域的边界 两侧。