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公开(公告)号：KR101982153B1
公开(公告)日：2019-05-24
申请号：KR1020170122879
申请日：2017-09-22
Applicant: 삼성전자주식회사
Inventor： 이재구
IPC: H04N21/436 , H04N21/422 , H04N21/4363 , G06F3/0485
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公开(公告)号：KR101912689B1
公开(公告)日：2018-10-30
申请号：KR1020180074937
申请日：2018-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/8234 , H01L27/11582 , H01L21/768
Abstract: 3차원반도체장치가제공된다. 3차원반도체장치는기판상에교대로그리고반복적으로적층된제 1 절연막들및 제 1 게이트패턴들을포함하는제 1 구조체; 상기제 1 구조체를관통하여상기기판과접촉하는제 1 활성패턴; 상기제 1 구조체상에교대로그리고반복적으로적층된제 2 절연막들및 제 2 게이트패턴들을포함하는제 2 구조체; 및상기제 2 구조체를관통하여상기제 1 활성패턴과접촉하는제 2 활성패턴을포함하되, 상기제 1 활성패턴의상부폭은상기제 2 활성패턴의하부폭보다클 수있다.
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公开(公告)号：KR101792778B1
公开(公告)日：2017-11-01
申请号：KR1020100104712
申请日：2010-10-26
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/66833 , H01L27/11582 , H01L29/7926
Abstract: 본발명은 3차원구조의수직형비휘발성메모리장치및 이의제조방법이제공한다. 이비휘발성메모리장치에서는, 활성기둥에인접한게이트패턴들의모서리가둥글게형성되므로, 전기장(electric field)이상기게이트패턴의모서리에집중되는것을방지할수 있다. 이로써게이트절연막의신뢰성이증대되며, 소거동작시발생될수 있는문제점인백 터널링(back tunneling)을감소시킬수 있다. 이로써신뢰성이향상된비휘발성메모리장치를구현할수 있다.
Abstract translation: 本发明提供了一种三维垂直易失性存储器件及其制造方法。 IBI-易失性存储器在装置中，由于在相邻的栅极图案的在有源极环的边缘形成，可以防止电场（电场）聚焦在移相器栅极图案的边缘。 这增加了栅极绝缘膜的可靠性并且可以减少背隧道，这是在擦除操作中可能发生的问题。 结果，可以实现具有改进的可靠性的非易失性存储器件。
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公开(公告)号：KR1020160000503A
公开(公告)日：2016-01-05
申请号：KR1020140077186
申请日：2014-06-24
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11556 , H01L27/11519 , H01L27/11548 , H01L27/11565 , H01L27/11575 , H01L27/11582 , H01L29/4975 , H01L29/66666 , H01L29/7827
Abstract: 본발명의실시예에따른반도체장치는, 셀영역및 셀영역에인접하는패드영역이정의되는기판, 셀영역에서기판의상면에수직한방향으로연장되는복수의채널들, 기판상에수직으로서로이격되어배치되며, 셀영역에서복수의채널들을둘러싸고패드영역에서서로다른길이로연장되는복수의게이트전극층들을포함하는게이트적층물, 및패드영역에서게이트적층물이두 개이상의영역들로분리되도록게이트적층물을가로지르며연장되는패드분리부를포함한다.
Abstract translation: 根据本发明实施例的半导体器件包括：限定了与单元区域相邻的单元区域和焊盘区域的基板; 多个通道，其从所述单元区域沿与所述基板的上表面垂直的方向延伸; 包括在基板上彼此垂直分离的多个栅极电极层的栅极层叠体围绕电池区域中的沟道，并且从焊盘区域延伸到不同长度; 以及焊盘分离部分，其延伸以跨越所述栅极层压板，使得所述栅极层叠体可以分离成所述焊盘区域中的至少两个区域。
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公开(公告)号：KR1020150105567A
公开(公告)日：2015-09-17
申请号：KR1020140027243
申请日：2014-03-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L23/5226 , H01L23/528 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L2924/0002 , H01L2924/00 , H01L27/11551
Abstract: 3차원 반도체 장치가 제공된다. 이 장치는 계단-형태의 연결 부분들을 구비하면서 기판 상에 차례로 적층되는 수평 전극들, 상기 수평 전극들의 상기 연결 부분들 상에 각각 제공되는 셀 콘택 플러그들, 상기 연결 부분들과 상기 셀 콘택 플러그들 사이에 제공된 상부 버퍼 패턴들, 및 상기 셀 콘택 플러그들 아래에 배치되어 상기 상부 버퍼 패턴들을 둘러싸는 제 1 상부 절연막을 포함할 수 있다. 상기 상부 버퍼 패턴들 각각은 그것 아래 위치하는 상기 연결 부분보다 작은 면적을 가질 수 있다.
Abstract translation: 提供一种三维半导体器件。 该装置可以包括：水平电极，其具有阶梯形连接部分，并且依次堆叠在基板上; 分别设置在水平电极的连接部分上的单元接触插塞; 提供到连接部分和电池接触插塞之间的间隙的上缓冲图案; 以及第一上绝缘膜，其设置在接触电池插头下方以封闭上缓冲图案。 每个上缓冲图案可以具有比位于上缓冲图案下方的连接部分更小的面积。
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Patent Agency Ranking
公开(公告)号：KR101492875B1
公开(公告)日：2015-02-12
申请号：KR1020080065584
申请日：2008-07-07
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3696 , G09G2320/0276 , G09G2320/0673
Abstract: 감마 전압 컨트롤러는 제 1 계조 전압과 제 N 계조 전압 사이의 전압 분배를 통하여 복수의 전압들을 생성하는 감마 분배부, 복수의 전압들 중에서 제 1 내지 제 M 감마 전압을 선택하여 출력하는 제 1 내지 제 M 감마 선택기로 구성된 감마 선택부, 제 1 내지 제 M 감마 전압 사이의 전압 분배를 통하여 제 2 내지 제 N-1 계조 전압을 생성하는 계조 분배부 및 감마 선택부에서 출력되는 제 1 내지 제 M 감마 전압의 일부는 버퍼링하여 계조 분배부로 출력하고, 다른 일부는 버퍼링하여 계조 분배부로 출력하되 계조 분배부와의 접점을 선택함으로써 감마 커브의 변곡점을 조정하는 감마 버퍼부를 포함한다. 따라서 감마 전압 컨트롤러는 다양한 디스플레이 디바이스에 요구되는 광범위한 전압 값을 출력할 수 있다.
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公开(公告)号：KR101450579B1
公开(公告)日：2014-10-15
申请号：KR1020080120431
申请日：2008-12-01
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3648 , G09G2320/0276 , G09G2340/0428
Abstract: 데이터 구동부 및 이를 포함하는 액정 표시 장치가 제공된다. 데이터 구동부는, 다수의 공통 계조 전압을 출력하는 공통 계조 전압 발생부, 외부로부터 제공된 화상 데이터를 확장하여 확장된 화상 데이터를 출력하고, 확장된 화상 데이터를 증가 또는 감소시켜 데이터 오프셋이 조정된 화상 데이터를 출력하는 데이터 처리부 및 다수의 공통 계조 전압 중에서 데이터 처리부로부터 제공된 확장된 화상 데이터에 대응되는 하나의 계조 전압 및 데이터 오프셋이 조정된 화상 데이터에 대응되는 하나의 계조 전압을 데이터 신호로써 출력하는 데이터 신호 출력부를 포함한다.
분리 감마, 데이터 오프셋, 데이터 확장(extension)-
公开(公告)号：KR101357302B1
公开(公告)日：2014-01-29
申请号：KR1020070103171
申请日：2007-10-12
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3688 , G09G2310/027 , G09G2320/0271
Abstract: 본 발명의 바람직한 일 실시예에 따른 계조 전압 생성기는, 제 1 전원 전압과 제 2 전원 전압 사이의 전압 분배를 통하여 생성되는 다수의 전압들 중에서 최대 기준 전압과 최소 기준 전압을 선택하는 단계; 인버젼 제어 신호에 응답하여, 상기 최대 기준 전압을 제 1 계조 전압으로 선택하고 상기 최소 기준 전압을 제 N 계조 전압으로 선택하거나, 상기 최소 기준 전압을 상기 제 1 계조 전압으로 선택하고 상기 최대 기준 전압을 상기 제 N 계조 전압으로 선택하는 단계; 상기 제 1 계조 전압과 상기 제 N 계조 전압 사이의 전압 분배를 통하여 생성되는 다수의 전압들 중에서 제 1 감마 전압 내지 제 M 감마 전압을 선택하는 단계; 및 상기 제 1 계조 전압, 상기 제 1 감마 전압 내지 상기 제 M 감마 전압, 그리고 상기 제 N 계조 전압 사이의 전압 분배를 통하여 제 2 계조 전압 내지 제 N-1 계조 전압을 생성하는 단계;를 구비한다.
감마 특성, 인버젼 구동, 계조 전압, X-축 대칭-
公开(公告)号：KR101355471B1
公开(公告)日：2014-01-28
申请号：KR1020060088710
申请日：2006-09-13
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3655 , G09G3/3614 , G09G2320/08
Abstract: 본 발명에 따른 전압발생회로는 제 1 전압 데이터를 저장하는 제 1 저장 유닛; 제 2 전압 데이터를 저장하는 제 2 저장 유닛; 및 상기 제 2 전압 데이터의 변경 여부에 따라서 상기 제 1 및 제 2 전압 데이터들 중 어느 하나에 대응하는 전압을 발생하는 전압발생기를 포함한다.
공통전압 발생회로, 비휘발성 메모리Abstract translation: 根据本发明的电压产生电路包括：第一存储单元，用于存储第一电压数据; 第二存储单元，用于存储第二电压数据; 以及电压产生器，用于根据第二电压数据是否改变来产生对应于第一电压数据和第二电压数据中的一个的电压。
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公开(公告)号：KR1020140010830A
公开(公告)日：2014-01-27
申请号：KR1020120077939
申请日：2012-07-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C5/063 , G11C8/14 , H01L21/486 , H01L21/76816 , H01L23/485 , H01L23/5226 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L2924/0002 , H01L21/48 , H01L21/76897 , H01L2924/00
Abstract: A vertical semiconductor device according to the present invention comprises: a pillar structure which vertically protrudes from a substrate of a cell array region; word lines which surround the pillar structure and are extended; word line contacts which separately come into contact with each pad which is the edge of each word line layer; an interlayer insulating layer pattern which is located on a substrate of a peri-circuit region placed at the edge of the cell array region and whose top is lower than the pillar structure; a first contact plug which penetrates the interlayer insulating pattern and comes into contact with the substrate surface of the peri-circuit region; and a second contact plug which comes into contact with the top of the first contact plug and whose top has the same height as the top of the word line contacts. The first and second contact plugs have a layered contact structure in the peri-circuit region, as a result, detects in the vertical-type device can be reduced.
Abstract translation: 根据本发明的垂直半导体器件包括：从单元阵列区域的基板垂直突出的柱结构; 围绕柱结构并延伸的字线; 字线触点分别与作为每个字线层的边缘的每个焊盘接触; 层间绝缘层图案，其位于设置在电池阵列区域的边缘并且其顶部低于柱状结构的周边电路区域的基板上; 穿过层间绝缘图案并与周边区域的基板表面接触的第一接触插塞; 以及与第一接触插塞的顶部接触并且其顶部具有与字线接触的顶部相同的高度的第二接触插塞。 第一和第二接触插塞在周围区域具有分层接触结构，结果可以减少在垂直型装置中的检测。
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