公开(公告)号：WO2021251615A1

公开(公告)日：2021-12-16

申请号：PCT/KR2021/005021

申请日：2021-04-21

Applicant: 삼성전자주식회사

Inventor： 변동남 ,  반종명 ,  배혜찬 ,  오성우 ,  이재엽 ,  여해동 ,  황진영

IPC: H04N5/232 ,  G06N3/08

Abstract: 전자 장치 및 이의 제어 방법이 개시된다. 특히, 본 개시에 따른 전자 장치의 제어 방법은 비디오 촬영을 개시하기 위한 사용자 명령이 수신되면, 상기 전자 장치와 연결된 외부 장치로 비디오 촬영의 개시에 대한 요청을 포함하는 제1 신호를 전송하는 단계, 상기 사용자 명령에 따라 제1 영상을 획득하는 단계, 학습된 신경망 모델을 이용하여 상기 제1 영상의 구도에 대한 제1 스코어를 획득하는 단계, 상기 제1 신호에 따라 상기 외부 장치에 의해 획득된 제2 영상의 구도에 대한 제2 스코어를 포함하는 제2 신호가 수신되면, 상기 제1 스코어 및 상기 제2 스코어를 바탕으로 상기 제2 영상에서 상기 제1 영상에 병합될 적어도 하나의 병합 구간을 식별하는 단계, 상기 적어도 하나의 병합 구간에 대응되는 영상 데이터에 대한 요청을 포함하는 제3 신호를 상기 외부 장치로 전송하는 단계 및 상기 제3 신호에 따라 상기 영상 데이터를 포함하는 제4 신호가 수신되면, 상기 영상 데이터를 바탕으로 상기 적어도 하나의 병합 구간에 대응되는 영상을 상기 제1 영상에 병합하여 제3 영상을 획득하는 단계를 포함한다.

公开(公告)号：KR100459709B1

公开(公告)日：2004-12-04

申请号：KR1020020018251

申请日：2002-04-03

Applicant: 삼성전자주식회사

Inventor： 김지영 ,  이재엽

IPC: H04L7/00

CPC classification number: H03M9/00

Abstract: A serializer-deserializer circuit having increased margins for setup and hold time is provided. The serializer-deserializer circuit comprises a data skew control circuit, a latch circuit, a serial converter circuit, and a phase locked loop (PLL). The data skew control circuit receives a first clock signal and a data signal, delays the data signal, and outputs a delayed data signal in response to a reference clock signal. The latch circuit latches and outputs the delayed data signal in response to the reference clock signal. The serial converter circuit receives and serializes an output signal of the latch circuit in response to the reference clock signal to output serial data. The PLL generates the reference clock signal in response to an external reference clock signal. Instead of using the first clock signal input with the data signal, the serializer-deserializer circuit uses a signal, which is generated by an oscillator and thus has a small amount of jitter, as an input clock to the PLL so that a reference clock signal without noise is generated to improve the operation of the serializer-deserializer circuit. In addition, the reference clock signal output from the PLL is locked to the data signal to increase margins for setup and hold time during the latch operation of the data signal.

Abstract translation: 提供了一个串行器 - 解串器电路，该电路具有增加的建立和保持时间裕度。 串行器 - 解串器电路包括数据偏斜控制电路，锁存器电路，串行转换器电路和锁相环（PLL）。 数据偏斜控制电路接收第一时钟信号和数据信号，延迟数据信号，并且响应于参考时钟信号输出延迟的数据信号。 锁存电路响应于参考时钟信号而锁存并输出延迟的数据信号。 串行转换器电路响应于参考时钟信号接收并串行化锁存电路的输出信号以输出串行数据。 PLL响应外部参考时钟信号产生参考时钟信号。 代替对数据信号使用第一时钟信号输入，串行器 - 解串器电路使用由振荡器产生并因此具有少量抖动的信号作为PLL的输入时钟，从而使得参考时钟信号 不产生噪声，以改善串行器 - 解串器电路的操作。 另外，从PLL输出的参考时钟信号被锁定到数据信号，以在数据信号的锁存操作期间增加建立和保持时间的余量。

公开(公告)号：KR100308208B1

公开(公告)日：2001-11-30

申请号：KR1019980039099

申请日：1998-09-21

Applicant: 삼성전자주식회사

Inventor： 이재엽

IPC: H03K19/003

Abstract: 여기에 개시되는 반도체 집적 회로 장치의 입력 회로는 풀업 트랜지스터로서 기능하는 PMOS 트랜지스터의 소오스와 전원 전압 사이에 연결된 다이오드를 포함한다. 상기 다이오드는 입력 단자에 외부로부터 로직 하이 레벨의 5V 입력 신호가 인가될 때 상기 PMOS 트랜지스터의 드레솔드 전압이 높아지게 하여, 전원 전압과 접지 전압 사이의 누설 전류 경로를 완전히 차단할 수 있다. 이로써, 높은 신뢰성을 가지는 반도체 집적 회로 장치의 입력 회로가 구현될 수 있다.

公开(公告)号：KR100292408B1

公开(公告)日：2001-06-01

申请号：KR1019990007117

申请日：1999-03-04

Applicant: 삼성전자주식회사

Inventor： 이재엽

IPC: G06F13/42

CPC classification number: G11C7/1057 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1084 ,  H03K19/00315

Abstract: 본발명은고 전압톨러런트인터페이스회로에관한것이다. 본발명은고 전압톨러런트인터페이스회로에있어서, 터미널, 제1 버퍼, 제2 버퍼및 전압제어부를구비한다. 제1 버퍼는터미널에제1 전극들이연결된다수개의모스트랜지스터들을구비하고입력되는신호의전압레벨을변환하여터미널로전송한다. 제2 버퍼는상기터미널에제1 전극이연결된다른적어도하나의모스트랜지스터를구비하고터미널로부터전송되는신호의전압레벨을변환하여출력한다. 전압제어부는터미널에연결되며, 고전압톨러런트인터페이스회로에외부전원전압이인가되면외부전원전압을다수개의모스트랜지스터들의게이트들과다른적어도하나의모스트랜지스터의게이트에공급하고, 고전압톨러런트인터페이스회로에외부전원전압이인가되지않는상태에서전원전압보다높은고 전압이터미널로입력되면고 전압을소정전압레벨로다운시켜서다수개의모스트랜지스터들의게이트들과다른적어도하나의모스트랜지스터의게이트에공급한다.

公开(公告)号：KR1020030079299A

公开(公告)日：2003-10-10

申请号：KR1020020018251

申请日：2002-04-03

Applicant: 삼성전자주식회사

Inventor： 김지영 ,  이재엽

IPC: H04L7/00

CPC classification number: H03M9/00

Abstract: PURPOSE: A serializer-deserializer circuit provided with an enough set-up and a hold time margin is provided to remove the noise by using a signal having a small jitter as an input clock. CONSTITUTION: A serializer-deserializer circuit(100) provided with an enough set-up and a hold time margin includes a data skew control circuit(110), a latch circuit(120), a serial converter circuit(130) and a phase synchronizing loop(140). The data skew control circuit(110) receives a first clock signal and a data signal, delays the data signal in response to the reference clock signal and outputs the delayed data signal. The latch circuit(120) latches the delayed data signal in response to the reference clock signal and outputs the latched data signal. The serial converter circuit(130) receives the output of the latch circuit(120) in response to the reference clock signal and outputs the received data with serializing. And, the phase synchronizing loop(140) generates the reference clock signal in response to the external reference clock signal.

Abstract translation: 目的：提供具有足够的设置和保持时间裕度的串行器 - 解串器电路，以通过使用具有小抖动的信号作为输入时钟来消除噪声。 构成：具有足够的建立和保持时间裕度的串行器 - 解串器电路（100）包括数据偏移控制电路（110），锁存电路（120），串行转换器电路（130）和相位同步 环（140）。 数据偏移控制电路（110）接收第一时钟信号和数据信号，响应于参考时钟信号延迟数据信号并输出​​延迟的数据信号。 锁存电路（120）响应于参考时钟信号锁存延迟的数据信号并输出​​锁存的数据信号。 串行转换器电路（130）响应于参考时钟信号接收锁存电路（120）的输出，并且串行化地输出接收到的数据。 并且，相位同步回路（140）响应于外部参考时钟信号产生参考时钟信号。

公开(公告)号：KR1020000059483A

公开(公告)日：2000-10-05

申请号：KR1019990007117

申请日：1999-03-04

Applicant: 삼성전자주식회사

Inventor： 이재엽

IPC: G06F13/42

CPC classification number: G11C7/1057 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1084 ,  H03K19/00315

Abstract: PURPOSE: A high-voltage tolerant interface circuit is provided to have tolerant function against a high voltage in a case where a high voltage over 5 voltages is inputted. CONSTITUTION: A semiconductor memory device comprises an internal circuit(111), a pad(151), and a high-voltage tolerant interface circuit(113). The high-voltage tolerant interface circuit(113) consists of an output buffer(121), a voltage controller(131) and an input buffer(141), which are connected to the pad(151) and the internal circuit(111). The output buffer(121) transfers a signal sent from the internal circuit(111) into the pad(151), and the input buffer(141) transfers a signal applied to the pad(151) into the internal circuit(111). The voltage controller(131) supplies a power supply voltage to the buffers(121,141) in a case where the power supply voltage(Vcc) is applied to the memory device. When a high voltage over the power supply voltage is applied to the memory device(101) under the condition that the power supply voltage is not applied to the device(101), the voltage controller(131) lowers the high voltage(Vp) by a predetermined voltage level to supply the lowered voltage to the buffers(121,141).

Abstract translation: 目的：提供高耐压接口电路，以便在输入高电压超过5个电压的情况下具有高电压容限功能。 构成：半导体存储器件包括内部电路（111），焊盘（151）和高耐压接口电路（113）。 高耐压接口电路（113）包括连接到焊盘（151）和内部电路（111）的输出缓冲器（121），电压控制器（131）和输入缓冲器（141）。 输出缓冲器（121）将从内部电路（111）发送的信号传送到焊盘（151）中，并且输入缓冲器（141）将施加到焊盘（151）的信号传送到内部电路（111）。 在将电源电压（Vcc）施加到存储器件的情况下，电压控制器（131）向缓冲器（121,141）提供电源电压。 当电源电压不高于设备（101）的条件下在电源电压上施加高电压到存储器件（101）时，电压控制器（131）通过以下方式降低高电压（Vp）： 预定电压电平以将降低的电压提供给缓冲器（121,141）。

公开(公告)号：KR1020000020484A

公开(公告)日：2000-04-15

申请号：KR1019980039099

申请日：1998-09-21

Applicant: 삼성전자주식회사

Inventor： 이재엽

IPC: H03K19/003

CPC classification number: H03K19/0016 ,  H03K19/018521

Abstract: PURPOSE: An improved input circuit of semiconductor IC(integrated circuit) is provided to break a leakage current between a power supply voltage and a grounding voltage by comprising a diode. CONSTITUTION: An input circuit of semiconductor IC(integrated circuit) comprises input terminal(102) receiving an input signal applied from externals and an output terminal(104) generating an output signal. The input circuit more comprises a field effect transistor(MN10), a pull up transistor(MP10), a pull down transistor(MN12) and a diode(D1). The field effect transistor(MN10) has a first current electrode connected to the input terminal, a second current electrode and a first control electrode connected to a first potential. The pull up transistor(MP10) has a third current electrode connected to the first potential, a fourth current electrode connected to the output terminal and a second control electrode connected to the second current electrode. The pull down transistor(MN12) has a fifth current electrode connected to the output terminal, a sixth current electrode connected to a second potential and a third control electrode connected to the second current electrode. The diode(D1) is connected to the first potential and the third current electrode, and increases the threshold voltage of the pull up transistor(MP10) when the input signal of a logic high level(5V) is applied to the input terminal(104).

Abstract translation: 目的：提供一种改进的半导体IC（集成电路）的输入电路，通过包括二极管来断开电源电压和接地电压之间的漏电流。 构成：半导体IC（集成电路）的输入电路包括接收从外部施加的输入信号的输入端子（102）和产生输出信号的输出端子（104）。 输入电路还包括场效应晶体管（MN10），上拉晶体管（MP10），下拉晶体管（MN12）和二极管（D1）。 场效应晶体管（MN10）具有连接到输入端子的第一电流电极，连接到第一电位的第二电流电极和第一控制电极。 上拉晶体管（MP10）具有连接到第一电位的第三电流电极，连接到输出端子的第四电流电极和连接到第二电流电极的第二控制电极。 下拉晶体管（MN12）具有连接到输出端子的第五电流电极，连接到第二电位的第六电流电极和连接到第二电流电极的第三控制电极。 当将逻辑高电平（5V）的输入信号施加到输入端子（104）时，二极管（D1）连接到第一电位电极和第三电流电极，并且增加上拉晶体管（MP10）的阈值电压 ）。