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公开(公告)号：KR100428784B1
公开(公告)日：2004-04-30
申请号：KR1020000076373
申请日：2000-12-14
Applicant: 삼성전자주식회사
IPC: G11C16/14
Abstract: 여기에는 불휘발성 반도체 메모리 장치를 소거하는 방법이 개시되어 있다. 상기 불휘발성 반도체 메모리 장치는 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비한다. 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는다. 상기 소거 방법에 의하면, 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다. 그 다음에, 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들이 검출된다. 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램한 후, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다.
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公开(公告)号：KR1019990085681A
公开(公告)日：1999-12-15
申请号：KR1019980018236
申请日：1998-05-20
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L21/28
Abstract: 다마신 공정에 의한 반도체 장치의 배선 형성 방법에 관하여 개시한다. 본 발명에서는 전도층이 형성되어 있는 반도체 기판상에 상기 전도층을 덮는 평탄화된 제1 층간절연막을 형성하는 단계와, 상기 평탄화된 층간절연막 위에 식각 저지용 층간절연막을 형성하는 단계와, 상기 식각 저지용 층간절연막 위에 평탄화된 제2 층간절연막을 형성하는 단계와, 상기 평탄화된 제2 층간절연막을 식각하여 홈을 형성하는 단계와, 다마신 공정에 의하여 상기 홈 내에 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법을 제공한다.
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公开(公告)号：KR1019990004125A
公开(公告)日：1999-01-15
申请号：KR1019970028139
申请日：1997-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명의 반도체 장치는 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 콘택홀을 갖는 제1 평탄화막을 포함한다. 상기 제1 평탄화막은 실리콘 산화막으로 구성된다. 그리고, 상기 콘택홀에 매립된 하부 금속층과, 상기 제1 평탄화막 상에 형성된 식각방지막을 포함한다. 상기 하부 금속층은 배리어 금속막과 텅스텐막의 이중막으로 구성되며, 상기 식각방지막은 상기 제1 평탄화막과 제2 평탄화막에 비해 식각선택비가 높은 실리콘 질화막으로 구성된다. 그리고, 상기 하부 금속층의 표면을 노출시키는 비아홀을 갖는 제2 평탄화막과, 상기 제2 평탄화막 상에서 상기 비아홀에 매립되도록 형성된 상부 금속층을 구비한다. 상기 제2 평탄화막은 실리콘 산화막으로 구성되고, 상기 상부 금속층은 배리어 금속막과 알루미늄막의 이중막으로 구성된다. 본 발명의 반도체 장치는 금속 콘택시 펑탄화막 상에 식각선택비를 갖는 식각정지막을 형성한 후 비아홀을 형성하기 때문에 하부 금속층의 폭을 증가시키지 않는 제로 오버랩마진을 갖도록 레이아웃할 수 있다.
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公开(公告)号：KR100165422B1
公开(公告)日：1998-12-15
申请号：KR1019950021940
申请日：1995-07-24
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 박막트랜지스터 및 그 제조방법에 개시되어 있다. 셀의 MOS 트랜지스터 및 평탄화막이 구비되어 있는 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 제1도전층을 형성하는 단계, 상기 제1도전층이 패터닝하여 게이트 전극을 형성하는 단계, 게이트 산화막 및 제2도전층을 차례로 적층하는 단계, 상기 제2도전층을 패터닝하여 채널층을 형성하는 단계, 상기 결과물 상에 캡핑층(capping layer:HTO)를 적층시킨후 이온주입 공정을 거쳐서 박막 트랜지스터 소오스/드레인 및 드레인 오프셋(offset) 영역이 이루어진 단계, 상기 제2 도전층인 채널층의 드레인단과 게이트 전극간의 전기적 연결을 위한 콘택을 오픈(open)시키는 단계, 채널 도전층과 게이트 전극을 연결시키는 제3 도전층을 적층시켜 콘택홀을 채우는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다. 본 발명에 의하면, 게이트 산화막 증착후 콘택을 형성하지 않고 게이트 산화막 증착후 이어서 채널 폴리 실리콘 및 여타 다른 증착막을 형성시킨 다음 게이트 폴리 실리콘과 채널 폴리실리콘과의 콘택을 나중에 형성함으로써 계면 포획 준위 밀도를 줄일 수 있어 온(on)/오프(off)전류 스윙 특성이 좋아지고 서브문턱 스윙값도 작아진다.
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公开(公告)号：KR1019970018723A
公开(公告)日：1997-04-30
申请号：KR1019950030685
申请日：1995-09-19
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L29/786
Abstract: 본 발명은 박막 트랜지스터의 누설전류를 감소시킬 수 있는 스태틱 램 셀의 박막 트랜지스터 및 그 제조방법에 관해 게시한다. 스태틱 램 셀의 부하 소자로서 이용되는 박막트랜지스터는 벌크(bulk) 모스(MOS) 트랜지스터에 비해 비교적 누설전류가 많이 흐른다. 그러나 본 발명에 따라 박막 트랜지스터의 게이트 전극 측벽에 스페이스 절연막을 형성함으로써 그 후 게이트 절연막 형성 후 게이트 도전층 측벽의 게이트 절연막의 두께가 게이트 도전층 위의 게이트 절연막의 두께보다 더 두껍게 하되 그 두께가 일정하도록 형성함으로써 수평전계(lateral electric field)값을 낮추어 박막 트랜지스터의 오프상태(off-state)의 누설전류를 감소시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100219479B1
公开(公告)日：1999-09-01
申请号：KR1019960013909
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 트랜치 소자 분리 방법을 이용하여 집적도를 증가시키면서, 불순물 영역 사이의 연결에 필요한 영역을 최소화시킨 스태틱 랜덤 액세스 메모리 장치 및 그 제조 방법에 대하여 설명한다. 본 발명은 상기 반도체 기판에 인접하여 형성된 n웰 영역 및 p웰 영역과, 상기 n웰 영역 및 상기 p웰 영역에 접촉하여 형성된 트렌치와, 트렌치를 채우는 절연막과, 상기 트렌치에 의해서 상기 n웰 영역과 전기적으로 분리되어 상기 p웰 영역 내에 형성된 n+불순물 영역과, 상기 트렌치에 의해서 상기 p웰 영역과 전기적으로 분리되어 상기 n웰 영역 내에 형성된 상기 p+불순물 영역과, 절연막 상에 형성되고 상기 트렌치 상부의 일부분을 도전 물질층으로 채워서 상기 n+ 불순물 영역 및 상기 p+ 불순물 영역만을 전기적으로 연결하는 연결부를 포함하는 스태틱 랜덤 액세스 메모리 장치이다. 본 발명에 의해서 집적도를 충분히 증가시키면서, 반도체 기판에 형성된 CMOS SRAM을 용이하게 구현할 수 있다.
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公开(公告)号：KR100147645B1
公开(公告)日：1998-08-01
申请号：KR1019950014343
申请日：1995-05-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 신규한 스태틱 랜덤 억세스 메모리소자 및 그 제조방법이 개시되어 있다. 반도체기판 상에 절연층을 개재하여 제1도전층이 형성된다. 상기 제1도전층을 노출시키는 제1콘택홀을 갖는 제1층간절연막이 상기 제1도전층 상에 형성된다. 상기 제1콘택홀의 내측벽에 제2도전층 스페이서가 형성된다. 상기 제1콘택홀과 십자형으로 교차되어 상기 제2도전층 스페이서를 노출시키는 제2콘택홀이 상기 제2층간절연막에 형성된다. 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀을 갖는 박막 도전층 및 제2층간절연막이 상기 결과물 상에 형성된다. 상기 제3콘택홀을 통해 박막 도전층에 접속되는 금속층이 상기 결과물 상에 형성된다. 콘택홀 면적의 증가없이, 박막 도전층과 금속층간의 접촉면적을 증가시켜 접촉저항을 감소시킬 수 있다.
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公开(公告)号：KR100145058B1
公开(公告)日：1998-07-01
申请号：KR1019940040680
申请日：1994-12-31
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L27/108
Abstract: SRAM 및 그 제조방법을 개시한다. 셀 어레이부와 주변회로부로 구분된 반도체기판, 상기 기판 상에 형성된 소자들과 박막트랜지스터를 절연시키기 위한 제 1 절연층, 상기 제1 절연층 상에 형성되고 셀에 일정전원을 공급하기 위하여 상기 셀 어레이부 내에 형성된 도전충, 상기 결과물 전면에 형성되고, 상기 도전층을 노출시키는 제1 콘택홀, 및 상기기판을 노출시키는 제2 콘택홀을 갖는 물질층, 상기 셀 이레이부 내의 상기 도전층 및 물질층 사이에 형성되고, 상기 제ㅈ 콘택홀을 갖는 버퍼층, 및 상기 물질층 상에 형성되고 상기 제1 콘택홀을 통해 상기 도전층에 접속되는 금속층의 제1 패턴, 및 상기 제2 콘택홀을 통해 상기 기판에 접속되는 금속층의 제2 패턴을 구비하는 것을 특징으로 하는 스태틱랜덤 억세스 메모리 소자를 제공한다. 본 발명에 의하면, 메로리셀 영역과 주변회로부의 수직단차에서 발생하는 식각 마진을 해결하고, 메로리셀 영역내의 얇은 일정전원선 위와 주변회로부 내의 기판 위에 콘택홀을 동시에 형성시켜 금속층과 연결할 수 있다.
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公开(公告)号：KR1019970063630A
公开(公告)日：1997-09-12
申请号：KR1019960003060
申请日：1996-02-08
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법에 관하여 기재하고 있다. 이는, 제1 및 제2도전형 웰의 경계부에 일정폭을 갖도록 형성된 트랜치의 일부가 절연물질로 채워져 형성된 소자분리층, 상기 소자분리층을 사이에 두고 그 양측의 반도체 기판 표면에 형성된 제1 및 제2도전형의 불순물 영역, 상기 소자분리층 및 상기 제1 및 제2도전형의 불순물 영역 상부에 형성되어 상기 제1 및 제2도전형의 불순물 영역을 전기적으로 접속하는 도전층을 구비하는 것을 특징으로 한다. 따라서, 고집적화에 유리하고 구동트랜지스터의 드레인과 부하소자인 PMOS 트랜지스터의 드레인간의 접합이 간단한 구조로 연결될 수 있다.
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