公开(公告)号：KR1019990081116A

公开(公告)日：1999-11-15

申请号：KR1019980014854

申请日：1998-04-25

Applicant: 삼성전자주식회사

Inventor： 민원배 ,  이형모

IPC: H01L21/66

Abstract: 여기에 개시된 반도체 장치는 테스트 패드와, 상기 테스트 패드에 병렬로 접속되는 복수 개의 MOS 트랜지스터들을 포함한다. 상기 트랜지스터들은 사용되는 제품에 따라 턴온되는 수가 달라진다.

公开(公告)号：KR100177743B1

公开(公告)日：1999-05-15

申请号：KR1019950030100

申请日：1995-09-14

Applicant: 삼성전자주식회사

Inventor： 이강훈 ,  류영균 ,  이형모

IPC: G06F12/02

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리 장치에 적합한 펄스폭 지연회로를 사용한 어드레스 천인 검출회로.
2. 발명이 해결하려고 하는 기술적 과제
센스앰프의 데이터 센싱동작을 안정하게 보장할 수 있는 반도체 메모리의 어드레스 천이 검출 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
펄스폭 지연부를 포함하는 어드레스 천이 검출회로를 가지는 반도체 메모리 장치에 있어서, 외부 전원전압의 이상 레벨에 응답하는 검출 제어신호를 발생하는 모니터링 수단과, 상기 검출 제어신호에 응답하여 상기 펄스폭 지연부로부터 출력되는 센스앰프 제어신호의 펄스폭을 확장하는 펄스폭 확장수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
센스앰프의 데이터 센싱동작을 안정하게 보장하는 반도체 메모리의 어드레스 천이 검출 회로에 사용된다.

公开(公告)号：KR1019970016964A

公开(公告)日：1997-04-28

申请号：KR1019950030100

申请日：1995-09-14

Applicant: 삼성전자주식회사

Inventor： 이강훈 ,  류영균 ,  이형모

IPC: G06F12/02

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리 장치에 적합한 펄스폭 지연회로를 사용한 어드레스 천이 검출 회로.
2. 발명이 해결하려고 하는 기술적 과제
센스앰프의 데이타 센싱동작을 안정하게 보장할 수 있는 반도체 메모리의 어드레스 천이 검출 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
펄스폭 지연부를 포함하는 어드레스 천이 검출 회로를 가지는 반도체 메모리 장치에 있어서, 외부 전원전압의 이상 레벨에 응답하는 검출 제어신호를 발생하는 모니터링 수단과, 상기 검출 제어신호에 응답하여 상기 펄스폭 지연부로부터 출력되는 센스앰프 제어신호의 펄스폭을 확장하는 펄스폭 확장수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
센스앰프의 데이타 센싱동작을 안정하게 보장하는 반도체 메모리의 어드레스 천이 검출 회로에 사용된다.

公开(公告)号：KR1019980008897A

公开(公告)日：1998-04-30

申请号：KR1019960031566

申请日：1996-07-30

Applicant: 삼성전자주식회사

Inventor： 류영균 ,  이형모

IPC: H01L27/01

公开(公告)号：KR1019990024776A

公开(公告)日：1999-04-06

申请号：KR1019970046118

申请日：1997-09-08

Applicant: 삼성전자주식회사

Inventor： 이형모 ,  이봉용

IPC: G11C29/00

Abstract: 오류 점검/정정(ECC) 회로의 디세이블 회로를 갖는 반도체 장치가 개시되어 있다. 상기 반도체 장치는 ECC 회로에 의해 발생하는 패리티 데이터를 저장하는 패리티 셀 어레이를 메인 셀 어레이와 분리하여 배치한다. 따라서, 메인 셀에 불량이 없고 패리티 셀에만 불량이 있을 경우, ECC 회로만 디세이블시킴으로써 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 칩을 구제할 수 있게 된다.

公开(公告)号：KR1019970013101A

公开(公告)日：1997-03-29

申请号：KR1019950026920

申请日：1995-08-28

Applicant: 삼성전자주식회사

Inventor： 류영균 ,  이강훈 ,  이형모 ,  김형복

IPC: H01L21/32

Abstract: 본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 비트라인의 기생용량을 최소화한 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명의 비트라인의 기생용량을 최소화한 반도체장치, 반도체기판의 전면에 형성된 층간 절연막 상에 형성된 제1도전층, 상기 제1 도전층 사이의 스페이스(space)를 조정하여 상기 제1도전층 상층부 측면에서 서로 연결되게 형성된 제1 절연막, 상기 제1절연막 전면에 형성된 제2 절연막 및 상기 제2 절연막 전면에 형성된 제3 절연막을 구비하는 것을 특징으로 한다. 본 발명에 의하면, 비트라인에 형성되는 기생용량을 최소화 하여 패시베이션후(PSG + Nitride 후)의 제품 특성과 패키지후의 제품특성 변화요인을 제거함으로써 제품의 특성변화를 최소화 시켜 패키지 테스트 수율을 향상시키고 수율을 안정시켜 패키지 테스트 수율예측을 정확히 함으로써 조립 및 테스트 비용을 감소한다.