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公开(公告)号：KR101709071B1
公开(公告)日：2017-02-22
申请号：KR1020100046993
申请日：2010-05-19
Applicant: 삼성전자주식회사
IPC: G01R31/3185 , G06F11/22
CPC classification number: G01R31/318547
Abstract: 본발명에따른 DFT(Design For Testability) 스캔테스트를하기위한집적회로는다수의플립플롭을포함하는적어도하나의스캔체인; 다수의플립플롭을포함하는적어도하나의인터페이스스캔체인; 상기적어도하나의인터페이스스캔체인의입력단에연결되고제1 입력신호를상기적어도하나의스캔체인으로압축해제하여전달하는디컴프레서(decompressor); 상기적어도하나의스캔체인의출력단에연결되고상기적어도하나의스캔체인의출력신호를압축하여출력하는컴프레서(compressor); 및상기디컴프레서에연결되고제어신호에따라상기디컴프레서의출력신호또는제2 입력신호를선택하여출력하는적어도하나의멀티플렉서를포함한다.
Abstract translation: 提供了用于执行可测性（DFT）扫描测试设计的集成电路。 所述集成电路包括至少一个包括多个触发器的扫描链，包括多个触发器的至少一个接口扫描链，被配置为与所述至少一个接口扫描链的输入端连接的解压缩器，以及 解压缩第一输入信号，然后将其发送到所述至少一个扫描链，所述压缩器被配置为与所述至少一个扫描链的输出端连接并且压缩所述至少一个扫描链的输出信号，以及 至少一个多路复用器，被配置为与解压缩器连接，并且响应于控制信号选择性地输出解压缩器的输出信号或第二输入信号。
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公开(公告)号：KR1020140070041A
公开(公告)日：2014-06-10
申请号：KR1020120138048
申请日：2012-11-30
Applicant: 삼성전자주식회사
Inventor： 이회진
CPC classification number: G06F1/324 , Y02D10/126
Abstract: Disclosed are a semiconductor integrated circuit and an operating method thereof. The semiconductor integrated circuit according to embodiments of the present invention comprises a first clock distribution network which distributes a clock signal to first output clock signals of a high frequency; a second clock distribution network which distributes the clock signal to second output clock signals of a non-high frequency; a plurality of selection circuits outputting either the first output clock signal or the second output clock signal according to a power mode by being connected to the first clock distribution network and the second clock distribution network, respectively; and a plurality of clock synchronization circuits synchronizing the output clock signal from each selection circuit.
Abstract translation: 公开了一种半导体集成电路及其操作方法。 根据本发明的实施例的半导体集成电路包括：第一时钟分配网络，其将时钟信号分配给高频的第一输出时钟信号; 第二时钟分配网络，其将所述时钟信号分配给非高频的第二输出时钟信号; 多个选择电路，分别通过连接到第一时钟分配网络和第二时钟分配网络，根据功率模式输出第一输出时钟信号或第二输出时钟信号; 以及使来自每个选择电路的输出时钟信号同步的多个时钟同步电路。
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公开(公告)号：KR101114984B1
公开(公告)日：2012-03-06
申请号：KR1020050021065
申请日：2005-03-14
Applicant: 삼성전자주식회사
Inventor： 이회진
IPC: G06F1/26
CPC classification number: G06F1/3203 , G06F1/3287 , Y02D10/171 , Y02D50/20
Abstract: 순차적인복수의스테이지를가지는본 발명의프로세싱장치는, 전원스위치를구비한상기각 스테이지에해당하는복수의로직블록과; 상기로직블록을제어하여각각의웨이크업레이턴시를측정하는, 측정된상기웨이크업레이턴시를이용하여상기복수의각 프로세싱장치의전원스위치를제어하는전원공급장치를포함한다. 이러한구성은전원모드의전환시에각 스테이지에해당하는로직블록에최적의스위칭간격으로순차적전원공급및 순차적전원차단을가능하게하여불필요한전력소모를최소화할수 있다.
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公开(公告)号：KR1020110139780A
公开(公告)日：2011-12-30
申请号：KR1020100059809
申请日：2010-06-24
Applicant: 삼성전자주식회사
CPC classification number: H03K19/0013 , H03K19/00361 , H03K19/01721
Abstract: PURPOSE: A semiconductor integrated circuit device and a system on chip including the same are provided to clamp the output of a power gating circuit unit without decelerating an operation speed by fixing a logic level of a data line with logic high or logic low level. CONSTITUTION: A semiconductor integrated circuit device includes a power gating circuit unit(1100), a combination circuit unit(1200), and a clamping unit(1300). The power gating circuit unit provides an inner signal to an output terminal by selectively receiving external power according to an operation mode. The combination circuit unit includes an input terminal which is directly connected to an output terminal through a data line. The combination circuit unit generates an output signal based on the inner signal. A clamping unit selectively fixes a data line to logic high level or logic low level according to the operation mode.
Abstract translation: 目的：提供半导体集成电路器件和包括该半导体集成电路的片上系统，以通过固定具有逻辑高或逻辑低电平的数据线的逻辑电平来减小电源门控电路单元的输出而不减速操作速度。 构成：半导体集成电路装置包括电源门控电路单元（1100），组合电路单元（1200）和夹紧单元（1300）。 电源门控电路单元根据操作模式选择性地接收外部电源，向输出端提供内部信号。 组合电路单元包括通过数据线直接连接到输出端的输入端。 组合电路单元根据内部信号生成输出信号。 钳位单元根据操作模式选择性地将数据线固定为逻辑高电平或逻辑低电平。
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Patent Agency Ranking
公开(公告)号：KR101047533B1
公开(公告)日：2011-07-08
申请号：KR1020070018582
申请日：2007-02-23
Applicant: 삼성전자주식회사
Inventor： 이회진
CPC classification number: G01R31/318544
Abstract: 여기에 개시된 시스템온칩은 기능 블록들과; 그리고 상기 기능 블록들이 각각에 제공되며, 서로 다른 위상을 가지는 복수의 클럭들에 각각 동기되어 스캔 테스트를 수행하는 복수의 스캔체인들을 포함하되, 상기 복수의 스캔체인들 각각은, 아이솔레이션 모드인 경우 상기 기능 블록 내부의 조합회로를 테스트하고, 인터페이스 모드인 경우 인접한 기능 블록들 사이의 조합회로는 상기 인접한 기능 블록들 각각에 속하는 스캔 체인들을 통해 테스트된다.
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公开(公告)号：KR1020060099686A
公开(公告)日：2006-09-20
申请号：KR1020050021065
申请日：2005-03-14
Applicant: 삼성전자주식회사
Inventor： 이회진
IPC: G06F1/26
CPC classification number: G06F1/3203 , G06F1/3287 , Y02D10/171 , Y02D50/20
Abstract: For a processor having a plurality of sequential stages, variable (or idiosyncratic) wake-up latencies and a method for managing power in such a processor are provided. Each sequential stage includes one or more logic blocks and one or more power switches. A power controller can measure wake-up latencies for the logic blocks and control the power switches of the logic blocks by referring to the measured wake-up latencies, respectively.
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公开(公告)号：KR1020060039147A
公开(公告)日：2006-05-08
申请号：KR1020040088217
申请日：2004-11-02
Applicant: 삼성전자주식회사
IPC: G06F9/30
CPC classification number: G06F9/3844 , G06F9/3806 , G06F9/3814 , G06F12/0864 , G06F2212/1028 , G06F2212/6082 , Y02D10/13
Abstract: A processor with cache way prediction and method thereof. The processor includes a cache way prediction unit for predicting at least one cache way for selection from a plurality of cache ways. The processor may further include an instruction cache for accessing the selected at least one cache way, where the selected at least one cache way is less than all of the plurality of cache ways. The method includes predicting less than all of a plurality of cache ways for selection and accessing the selected less than all of the plurality of cache ways. In both the process and method thereof, by accessing less than all of the plurality of cache ways, a power consumption and delay may be reduced.
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公开(公告)号：KR1020050079565A
公开(公告)日：2005-08-10
申请号：KR1020040008055
申请日：2004-02-06
Applicant: 삼성전자주식회사
Inventor： 이회진
IPC: G06F1/04
Abstract: 본 발명은 반도체 집적회로의 설계(Semiconductor Integrated Circuit Design)에 관한 것으로, 특히 반도체 집적회로의 설계시 크리티컬 패스(Critical Path)의 발생을 방지하기 위한 클락 패스 구성방법에 관한 것이다.
본 발명에서는 하나의 공통 클락신호(Common Clock Signal)를 입력으로 하는 복수의 클락 패스를 갖는 반도체 집적회로의 클락 트리(Clock Tree)에서 최대한의 공통 클락 브랜치(Common Clock Branch)를 가지도록 각 클락 패스에서의 공통 요소를 추출하여 클락 패스를 재구성한다.-
公开(公告)号：KR1020050041706A
公开(公告)日：2005-05-04
申请号：KR1020030076963
申请日：2003-10-31
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/48 , G11C2029/3202
Abstract: 본 발명은 내장 메모리 페일 여부 및/또는 내장 메모리의 폴트 검출을 판별하는 반도체 테스트 장치에 관한 것으로서, 내장 메모리의 페일 여부를 판별하는 BIST 컨트롤러와; 내장 메모리의 폴트 검출을 판별하는 스캔 테스트 컨트롤러와; 비대칭 구조를 이루는 멀티플랙서와 로우 스피드에서 동작하는 스캔 셀을 집적한 랩퍼 셀을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 테스트 장치의 오버헤드를 크게 줄일 수 있다.
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