公开(公告)号：KR100413788B1

公开(公告)日：2004-04-03

申请号：KR1019970056441

申请日：1997-10-30

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: G11B5/62

Abstract: PURPOSE: A device for playing a digital disk playable in various speed modes is provided to realize all playing operations after an A/D conversion in digital forms in a disk storage apparatus, thereby controlling a playing speed according to a processing speed of a DSP. CONSTITUTION: An analog low pass filter(21) filters an analog signal. An A/D converter(22) samples the signal, and converts into a digital signal. An oscillator(27) freely oscillates a clock proper for sampling a signal reproduced in the highest speed mode at a symbol rate. A signal speed conversion/interpolation filter(23) outputs a synchronizing sample signal corresponding to a selected speed mode. An adaptive equalizer(24) removes inter-symbol interference components included in the synchronizing sample signal. A decider(25) decides binary data, and reproduces a binary data signal. A timing error calculator(26) obtains a timing error value, and transmits the value to the filter(23). An equalizer coefficient controller(28) obtains an equalizer error, and controls coefficient values of the adaptive equalizer(24).

公开(公告)号：KR100355391B1

公开(公告)日：2002-12-18

申请号：KR1019950034756

申请日：1995-10-10

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: G11B20/18

Abstract: PURPOSE: A method and an apparatus for restoring a data pattern adaptive clock are provided to obtain a linear phase error values and remove a phase error regardless of data patterns, thereby reducing the possibility of erroneous operations. CONSTITUTION: An analog-to-digital converter(2) samples an analog signal(1) reproduced from a storing device with a predetermined sampling clock and converts the analog signal into a digital signal. An equalizer(3) equalizes the output signal of the analog-to-digital converter. A slicer(4) judges the output signal of the equalizer as binary data for outputting detecting data(8). An error calculator(5) obtains a difference between the output signal of the slicer and the output signal of the equalizer. An adaptive phase comparing part(10) calculates a phase error value of the sampling clock, and adjusts outputs the phase error value adaptively according to a data pattern recorded at the storing device. A clock oscillator(7) adjusts frequency of an oscillating clock according to the phase error value output from the adaptive phase comparing part.

公开(公告)号：KR1019990034745A

公开(公告)日：1999-05-15

申请号：KR1019970056441

申请日：1997-10-30

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: G11B5/62

Abstract: 본 발명은 CD-ROM이나 DVD 등과 같은 디스크 저장기기에 사용되는 여러 가지 배속모드에 의해 재생되는 신호를 모두 검출할 수 있는 디스크 재생장치에 관한 것으로서, 본 발명에 의한 디지털 디스크 재생장치는 가장 높은 배속모드에 대응하는 차단주파수를 지니고, 아날로그 신호를 필터링하는 아날로그저역통과필터; 아날로그저역통과필터로부터 전달된 신호를 비동기 샘플링하여 디지털화하는 A/D변환기; A/D변환기로 공급하는 클럭을 발생시키기 위해, 가장 높은 배속모드로 재생되는 신호를 심볼레이트로 샘플링하기에 적합한 클럭을 자유발진하는 발진기; A/D변환기에서 전달된 비동기 디지탈 샘플 신호, 타이밍에러값 및 배속모드제어신호를 입력으로 하여 선택된 배속모드에 대응하는 동기 샘플 신호를 출력하는 신호배속변환/보간필터부; 신호배속변환/보간필터부로부터 전달된 동기샘플 신호에 포함되어 있는 심볼간 간섭성분을 제거하기 위한 적응형등화기; 적응형등화기로부터 전달된 신호에 대해 이진 데이타를 판정하는 판정기; 판정기의 입력신호와 출력신호를 이용하여 상기 타이밍에러값을 구해 신호배속변환/보간필터부에 전달하는 타이밍에러계산부; 및 판정기의 입력신호와 출력신호를 이용하여 등화기에러를 구하고 그에 따라 적응형등화기의 계수값을 조정하는 등화기계수조정기를 포함함을 특징으로 한다.
본 발명에 의하면, 동일한 한가지 하드웨어를 이용하여 어떠한 종류의 배속모드라도 모두 재생이 가능하다.

公开(公告)号：KR1019950006778B1

公开(公告)日：1995-06-22

申请号：KR1019930003015

申请日：1993-02-27

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: H04N3/16

Abstract: The circuit extends block compression data into the original voice data with range code, has the advantage of a miniature integrated device. The circuit includes a data length adjustment and selecetion means which outputs one of multiple data, a shift inhibition signal generation means which outputs shift inhibtion signal with enable duration difference according to the range code, a data mask and shifting means which outputs shifted inhibition signal during the remaining time, and masks the specified bit, the 2nd multiplexer which outputs the output of PSSR (Parallel to serial shift register), and a D-flip flop which outputs the output of the 2nd multiplexer.

Abstract translation: 该电路将块压缩数据扩展到具有范围代码的原始语音数据，具有微型集成设备的优点。 该电路包括输出多个数据之一的数据长度调整和选择装置，根据范围代码输出具有使能持续时间差的移位抑制信号的移位禁止信号生成装置，在该范围代码期间输出移位禁止信号的数据掩码和移位装置 剩余时间并掩蔽指定的位，输出PSSR（并行到串行移位寄存器）的输出的第二多路复用器和输出第二个多路复用器的输出的D触发器。

公开(公告)号：KR1019950015229A

公开(公告)日：1995-06-16

申请号：KR1019930025930

申请日：1993-11-30

Applicant: 삼성전자주식회사

Inventor： 전지용 ,  김기호

IPC: G11B7/00

Abstract: 본 발명은 디지탈 심볼-레이트 샘플링위상 복원방법 및 장치는 초기에 위상오차를 빠른 시간내에 제거하여 샘플링위상을 최적위상으로 맞추며, 일단 맞춰진 최적위상 상태에서 위상흔들림의 양이 작도록 구현하면서도 한편으로는 심볼-레이트로 동작되는 심볼위상 복원알고리즘이기 때문에, 실제 하드웨어 구현시 규모를 줄일 수 있고, 처리해야할 속도가 그만큼 낮아지기 때문에 구성상에 여유가 생기게 되고 프로셋 등을 사용한 구현도 가능할 수 있다.
또한 매 샘플마다 위상오차를 계산하여 그 결과를 바로 다음 샘플에 반영할 수 있기 때문에 그 만큼 필요한 프리앰블 데이타의 수를 줄일 수 있게 되어 결국 주데이타인 영상 혹은 음성신호의 기록량을 높일 수 있게 되어, 기록효율을 높일 수 있게 된다.

公开(公告)号：KR1019900013782A

公开(公告)日：1990-09-06

申请号：KR1019890002318

申请日：1989-02-27

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: H04N5/60

Abstract: 내용 없음

公开(公告)号：KR100513710B1

公开(公告)日：2005-09-07

申请号：KR1019990018854

申请日：1999-05-25

Applicant: 삼성전자주식회사

Inventor： 전지용 ,  박형운

IPC: H04B1/7075

CPC classification number: H04B1/708 ,  H04B1/709

Abstract: 본 발명은 CDMA 신호를 수신하는 수신시스템에서, 초기코드동기를 취득하는 방법 및 장치에 관한 것이다. 본 발명에 의한 CDMA 통신시스템의 수신기에서 확산코드동기 취득방법의 일실시예는 N개의 PN코드 주기 동안에는 홀드 상태를 유지함으로써 입력되는 복소 디지털 신호와의 상대적인 코드위상을 N개 변경시키고, 그 다음 K개의 PN코드 주기 동안에는 매주기마다 입력되는 복소 디지털 신호에 대응하여 쉬프트되면서 생성되는 N개의 병렬 복소확산코드를 생성한다. 이와 같이 생성된 N개의 병렬 복소확산코드와 입력되는 샘플링된 복소 디지탈 신호와의 상관관계를 각 성분별로 K개 누적하고, 그 누적된 결과에 대하여 각 성분별의 에너지값들을 병렬적으로 구한다. 각 성분별의 에너지값들로부터 최대에너지값과 평균에너지값의 비율값을 구하고, 그 비율을 소정의 판정임계값과 비교하여, 비율값이 판정임계값보다 크거나 같으면 최대에너지값에 해당하는 코드위상이 올바른 코드위상이라 판정해서 코드동기취득과정을 종료하고, 비율값이 상기 판정임계값보다 작으면 최대에너지값에 해당하는 코드위상이 올바르지 않은 코드위상이라 판정한다.
본 발명에 의하면, 무선이동채널에서 채널 왜곡에 의해 초래되는 CDMA 수신신호에 포함된 왜곡의 영향을 거의 받지 않고 안정되게 코드위상의 동기여부를 판정할 수 있는 효과가 있다.

公开(公告)号：KR100393198B1

公开(公告)日：2003-11-28

申请号：KR1019960065514

申请日：1996-12-13

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: H03K9/00

Abstract: PURPOSE: A timing recovery device using an E2PR4ML type equalizer, a recovering method thereof, and an apparatus for deciding final data are provided to generate a sampling clock and improve the performance of a system by reducing the timing noise and extracting correctly a timing error. CONSTITUTION: A timing recovery device using an E2PR4ML type equalizer includes a sampling unit(100), an equalizer(102), a feedback filter(204), an adder(200), a data determination unit(202), and a timing recovery unit(206). The sampling unit(100) samples a magnetic recording reproduction signal. The equalizer(102) is used for filtering a sampling signal and outputting a target signal of E2PR4ML. The feedback filter(204) is used for delaying and adding binary data. The adder(200) is used for adding an output signal of the feedback filter to an output signal of the equalizer and outputting a new target signal. The data determination unit(202) detects the binary data by using the new target signal and generates a delay signal. The timing recovery unit(206) calculates a timing error of a sampling clock and transmits a synchronous clock corresponding to the timing error to the sampling unit in order to recover the timing.

公开(公告)号：KR100322690B1

公开(公告)日：2002-06-20

申请号：KR1019940015693

申请日：1994-06-30

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: H03M7/34

Abstract: PURPOSE: A digital timing restoration circuit is provided to reduce dispersion of a phase error by making a phase locking time fast at an early stage and a shaking degree of a sampling shape reduced at a normal state. CONSTITUTION: A phase detector(16) detects a phase error between a revival signal bit clock and a sampling clock from a signal output from an analog to digital converter. A phase error comparator(24) generates a distinguish signal of dividing and indicating an amplitude degree of a signal detected from the phase detector. A loop filter(18) filters an output signal of the phase detector by widening a bandwidth when the distinguish signal indicates that the phase error is large and reducing the bandwidth when the distinguish signal indicates that the phase error is small. A variable voltage oscillator(22) oscillates a variable voltage whose frequency and phase are adjusted according to an output signal of the loop filter.

公开(公告)号：KR100219880B1

公开(公告)日：1999-09-01

申请号：KR1019970033995

申请日：1997-07-21

Applicant: 삼성전자주식회사

Inventor： 전지용

IPC: H04L27/22

Abstract: 본 발명은 입력 신호의 위상차를 검출하는 전압 제어 발진기를 사용하지 않고, 단순히 자유 발진하는 발진기만을 사용하는 비동기 샘플링방식을 구현하여, 완전 디지털 위상 검출 장치를 이용하여 디지털 수신기를 디지털화, 소형화하여 용이하게 LSI화할 수 있도록 한 디지털 수신기에 관한 것으로서,
ADC와; 디지털 신호와 위상 오차 검출기로부터 입력되는 신호를 비교하는 위상 오차 보간기와; 원하는 출력 클럭을 발생시키는 기능을 하는 적응형 등화기와; 타당한 데이터를 판정하는 기능을 하는 데이터 판정기와; 상기 데이터 판정기의 입력과 출력을 비교하여 위상 오차를 검출하는 기능을 하는 위상 오차 검출기와; 기준 입력 신호와의 주파수 차이를 계산하는 기능을 하는 주파수 오차 계산기와; 위상 오차 조정기와 자유 발진기를 포함하여 구성되는 것을 특징으로 한다.
또한 본 발명에 의한 완전 디지털 위상 검출 방법은,
비동기 샘플링 과정과; 데이터 보간 과정; 신호 정형 과정; 데이터 판정 과정; 위상 오차 검출 과정; 주파수 오차 계산 과정; 위상 오차 조정 과정을 포함하여 구성됨을 특징으로 한다.