公开(公告)号：KR1020100063494A

公开(公告)日：2010-06-11

申请号：KR1020080122040

申请日：2008-12-03

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: H03F1/22 ,  H03F1/30

CPC classification number: H03F3/45219 ,  H03F3/301 ,  H03F3/3028 ,  H03F2200/513 ,  H03F2203/30021 ,  H03F2203/45244 ,  H03F2203/45248 ,  H03F2203/45646

Abstract: PURPOSE: An amplifier which operates at low power is provided to reduce the amount of power consumption by performing an amplifying operation with little current. CONSTITUTION: A first input unit(120) comprises input transistors which convert the difference between an input current and an output current into a corresponding amount of currents. A second input unit(140) controls the voltage of a node corresponded in response to the change in the amount of currents caused by the first input unit. An output unit(160) outputs an output current which is controlled through an output control method that is connected to the node of the second input unit. The output unit generates a quiescent current which flows from the output control method to a ground voltage. One end of the first input unit is connected to the output node. The other end of the first output unit comprises a first control circuit and a second control circuit which are connected to a corresponding input transistor among the input transistors.

Abstract translation: 目的：提供以低功率工作的放大器，通过在几乎没有电流的情况下执行放大操作来减少功耗。 构成：第一输入单元（120）包括输入晶体管，其将输入电流和输出电流之间的差转换成相应的电流量。 第二输入单元（140）响应于由第一输入单元引起的电流量的变化来控制对应的节点的电压。 输出单元（160）输出通过连​​接到第二输入单元的节点的输出控制方法来控制的输出电流。 输出单元产生从输出控制方法流向接地电压的静态电流。 第一输入单元的一端连接到输出节点。 第一输出单元的另一端包括连接到输入晶体管中相应的输入晶体管的第一控制电路和第二控制电路。

公开(公告)号：KR100790984B1

公开(公告)日：2008-01-02

申请号：KR1020060020395

申请日：2006-03-03

Applicant: 삼성전자주식회사

Inventor： 배종곤 ,  정규영

IPC: G09G3/20

CPC classification number: G09G5/18

Abstract: DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법이 개시된다. 본 발명에 따른 디스플레이용 구동 집적회로는 분주비 출력부 및 시스템 클럭 발생부를 구비한다. 분주비 출력부는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력한다. 시스템 클럭 발생부는 상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성한다. 본 발명에 따른 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법은 DOT 클럭 신호의 클럭수를 소정의 자연수로 나눈 몫으로 DOT 클럭 신호를 분주하여 시스템 클럭 신호를 발생함으로써, DOT 클럭 신호의 주파수의 변화에 관계없이, 요구되는 주파수를 가지는 시스템 클럭 신호를 생성할 수 있는 장점이 있다.

公开(公告)号：KR1020070109579A

公开(公告)日：2007-11-15

申请号：KR1020060042730

申请日：2006-05-12

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G09G3/36 ,  G09G3/20 ,  G02F1/133

CPC classification number: G09G3/3655 ,  G09G3/3696 ,  G09G2320/0204

Abstract: A method for generating a common voltage, a common voltage generating circuit, and a liquid crystal display device are provided to reduce a chip size by minimizing calculation resistances and the number of OP(Operational) amplifiers. A common voltage generating circuit includes a digital logic calculator(310), an input reference voltage generating unit(320) and a buffer(330). The digital logic calculator receives an amplitude control register value in which target amplitude of common voltage is set up, and then outputs a second control register value in which second target voltage of the common voltage is set up. The input reference voltage generating unit receives a first control register value, which is set a first target voltage of the common voltage, and the second control register value, and generates first and second input reference voltages. The buffer receives the first and second input reference voltages, and outputs first and second common voltages.

Abstract translation: 提供用于产生公共电压的方法，公共电压产生电路和液晶显示装置，以通过最小化计算电阻和OP（Operational）放大器的数量来减小芯片尺寸。 公共电压产生电路包括数字逻辑计算器（310），输入参考电压产生单元（320）和缓冲器（330）。 数字逻辑计算器接收其中建立公共电压的目标幅度的幅度控制寄存器值，然后输出建立公共电压的第二目标电压的第二控制寄存器值。 输入基准电压产生单元接收第一控制寄存器值，其设置公共电压的第一目标电压和第二控制寄存器值，并产生第一和第二输入参考电压。 缓冲器接收第一和第二输入参考电压，并输出第一和第二公共电压。

公开(公告)号：KR100771859B1

公开(公告)日：2007-11-01

申请号：KR1020040054494

申请日：2004-07-13

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: H03F3/30

CPC classification number: H03F1/308 ,  H03F3/26 ,  H03F3/3022 ,  H03F3/45183 ,  H03F3/45192 ,  H03F2203/45366

Abstract: 전류 제어가 용이한 증폭 회로가 개시된다. 본 발명의 실시예에 따른 증폭 회로는 입력 회로, 출력 회로, 제 1 제어 회로 및 제 2 제어 회로를 구비한다. 입력 회로는 입력 신호들의 전압 차이를 전류로 변환하여 제 1 및 제 2 출력 노드의 전압 레벨을 제어한다. 출력 회로 상기 제 1 및 제 2 출력 노드의 전압 레벨 변화에 응답하여 출력 전류를 외부로 출력한다. 제 1 제어 회로는 제 1 제어 전압에 응답하여 제 1 바이어스 전류를 발생하고, 상기 제 1 바이어스 전류에 응답하여 내부의 제 1 전류 경로로 흐르는 제 1 제어 전류의 전류 량을 제어한다. 제 2 제어 회로는 제 2 제어 전압에 응답하여 상기 제 1 바이어스 전류의 전류 량보다 적은 전류 량을 가지는 제 2 바이어스 전류를 발생하고, 상기 제 2 바이어스 전류에 응답하여 내부의 제 2 전류 경로로 흐르는 제 2 제어 전류의 전류 량을 제어한다. 상기 제 1 제어 회로 및 제 2 제어 회로는 제 1 동작 모드에서 상기 제 1 바이어스 전류에 응답하여 상기 출력 회로에 흐르는 정지 전류(quiescent current)의 전류 량을 제어하고, 제 2 동작 모드에서 상기 제 1 및 제 2 제어 전류의 전류 량을 변화시켜 상기 출력 전류의 전류 량을 제어한다. 본 발명에 따른 증폭 회로는 정지 전류와 출력 전류의 제어가 용이하고 회로적 변수가 적으므로 외부 공정 변화에 대하여 안정적인 장점이 있다.

公开(公告)号：KR100752643B1

公开(公告)日：2007-08-29

申请号：KR1020050021093

申请日：2005-03-14

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G11C5/14

CPC classification number: G11C5/145

Abstract: 본 발명은 입력 전압에 적응적으로 제어되는 전압 승압 장치에 대하여 개시된다. 전압 승압 장치는 두 입력 단자 사이의 전압 차를 출력 전류로 발생시키는 OTA(Operartinal Transconductance Amplifier)를 이용한다. OTA의 정 입력 단자에는 전압 승압 장치의 목표 출력 전압 레벨을 n(n≥1)으로 분할한 전압 레벨이 인가되고, 부 입력 단자에는 전압 승압 장치의 출력 전압 레벨을 n으로 분할한 전압 레벨이 인가된다. OTA의 출력 전류는 입력 커패시터에 차아지되면서 제1 입력 전압으로 발생되고, 제1 입력 전압은 버퍼를 통하여 제2 입력 전압으로 발생된다. 제2 입력 전압은 전압 승압부로 입력되어 n배의 제2 입력 전압 레벨을 갖는 출력 전압을 발생시킨다. 이에 따라, 전압 승압 장치의 출력 전압은 목표 전압 근처에서 리플을 최소화하면서 목표 전압을 발생시킨다.
전압 승압 장치, OTA, 목표 전압, ×n 전압 승압부, 리플

公开(公告)号：KR100712542B1

公开(公告)日：2007-04-30

申请号：KR1020050126279

申请日：2005-12-20

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G09G3/20 ,  G09G3/36

Abstract: 소스 구동부의 피치(pitch)와 메모리부의 피치를 매칭시켜 라우팅 공간을 감소시킬 수 있는 디스플레이용 구동 집적회로 및 구동방법이 개시된다. A 칼럼(column) × B 라인(line)의 계조 데이터에 의해 하나의 프레임을 구현하는 패널을 구동하기 위한 디스플레이용 상기 구동 집적회로는, 상기 프레임을 구현하기 위한 계조 데이터를 저장하며, nA 칼럼 × B/n 라인(단, n은 정수)의 메모리 셀을 구비하는 메모리부와, 상기 메모리 셀의 하나의 라인으로부터 독출된 nA 칼럼의 계조 데이터를 병렬로 입력받아, 상기 패널의 하나의 라인의 계조를 구현하기 위한 A 칼럼의 계조 데이터씩 순차적으로 출력하는 멀티플렉서부 및 상기 멀티플렉서부로부터 출력되는 상기 A 칼럼의 계조 데이터씩 직렬로 입력받아, 상기 직렬로 입력된 계조 데이터를 상기 패널로 순차적으로 전송하는 소스 구동부를 구비하는 것을 특징으로 한다.

Abstract translation: 公开了一种能够通过匹配源极驱动器的间距和存储器的间距来减小布线空间的显示器的驱动集成电路和驱动方法。 一列和时间; 用于通过B线的灰度数据驱动实现一帧的面板的显示器的驱动集成电路存储用于实现帧的灰度级数据以及nA列和时间; 具有B / n行（其中n是整数）的存储单元的存储部分和并行接收从存储单元的一行读出的nA列的灰度数据的控制部分， A / D转换单元顺序地接收从多路复用器单元输出的第A列的灰度数据，并顺序地将串行输入的灰度数据发送到面板 和一个源驱动程序。

公开(公告)号：KR100674976B1

公开(公告)日：2007-01-29

申请号：KR1020050047965

申请日：2005-06-03

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G09G3/36 ,  G09G3/20 ,  G02F1/133

CPC classification number: G09G3/20 ,  G09G3/3677 ,  G09G2310/0267 ,  G09G2330/021

Abstract: 공유 회로를 이용하는 평판 표시 장치의 게이트 라인 구동 장치 및 방법이 개시된다. 상기 게이트 라인 구동 장치에서는, 다수의 게이트 라인 채널에 공유되는 회로가 입력 펄스의 피크-피크 레벨을 변환하여 변환된 입력 펄스를 마스터 게이트 선택 신호로 출력하면, 채널회로들은 상기 마스터 게이트 선택 신호의 액티브 구간 내에서 해당 슬레이브 게이트 선택 신호에 따라 순차적인 채널 출력 펄스들을 생성한다.

公开(公告)号：KR1020050078266A

公开(公告)日：2005-08-05

申请号：KR1020040005642

申请日：2004-01-29

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: H03F3/34

CPC classification number: H03F3/45775 ,  H03F3/45977

Abstract: 연산 증폭기의 오프셋 제거 장치가 개시된다. 본 발명에 의한 연산 증폭기의 오프셋 제거 장치는, 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 제1 저항과 제2 저항의 저항 비율에 의해 결정되는 양의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서, 오프셋 제어부와 오프셋 조절부를 구비하는 것을 특징으로 한다. 오프셋 제어부는 오프셋 조절 제어 신호에 응답하여 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 기준 전압과 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력한다. 오프셋 조절부는 제1 저항에 연결되고, 저항 변경 제어 신호에 응답하여 연산 증폭기의 양의 고정 이득을 변경시킨다. 본 발명에 의한 연산 증폭기의 오프셋 제거 장치는 연산 증폭기의 오프셋 전압을 제거하여 출력 전압의 오차를 감소시킬 수 있는 장점이 있다.

公开(公告)号：KR1020050076841A

公开(公告)日：2005-07-28

申请号：KR1020050064937

申请日：2005-07-18

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G09G3/36 ,  G09G3/20 ,  G11C11/4091

CPC classification number: G09G3/3677 ,  G09G2310/0248 ,  G09G2310/0289 ,  G11C11/4091 ,  H03K19/01742

Abstract: 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법이 개시된다. 본 발명의 프리 차지 회로는 제1 전압 레벨의 제1 클럭에 동기되어 제1 전압 레벨의 선택 신호의 전압을 프리 차징하여 출력한다. 풀다운부는 선택 신호가 비액티브 상태인 경우 턴온되어 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 출력 단자로 제공하고, 풀다운 구동부는 선택 신호가 비액티브 상태인 경우 턴온되어 풀다운부를 턴온시키고, 선택 신호가 액티브 상태인 경우 턴오프된다. 제1 충전부는 선택 신호가 액티브 상태인 경우, 제2 전압 레벨을 가지는 제2 전원 전압으로 출력 단자를 충전시킨다. 제1 방전부는 제4 클럭의 비액티브 상태에 응답하여 턴온되어 제3 전원 전압을 출력 단자로 제공하고 제1 충전부를 방전시킨다. 제2 충전부는 선택 신호의 비액티브 상태에 응답하여 제1 전압 레벨을 가지는 제3 전원 전압으로 충전된다. 제2 방전부는 제3 클럭의 액티브 상태에 응답하여 턴온되어 풀다운부를 턴오프시키고 제2 충전부를 방전시킨다. 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터 대신 프리 차지 회로를 사용하여 트랜지스터들의 개수를 감소시킴으로써 특히 표시 장치의 디스플레이 화면이 대형화됨에 따라 더욱 효과적으로 표시장치의 스캔 구동 회로의 칩 면적을 크게 감소시킬 수 있다.

公开(公告)号：KR100486254B1

公开(公告)日：2005-05-03

申请号：KR1020020049295

申请日：2002-08-20

Applicant: 삼성전자주식회사

Inventor： 정규영

IPC: G09G3/36

CPC classification number: G09G3/3688 ,  G09G2300/0842 ,  G09G2310/027 ,  G09G2320/0252 ,  G09G2330/021

Abstract: 액정 표시 장치를 저 전력으로 구동하는 회로 및 그 방법이 개시된다. 본 발명의 액정표시장치 구동 회로는 메모리로부터 디스플레이 데이터를 래치하는 디스플레이 데이터 래치, 복수개의 계조 전압들을 수신하고 디스플레이 데이터에 응답하여 복수개의 계조 전압들 중의 하나를 선택하여 출력하는 감마 디코더 및 감마 디코더의 출력 전압을 수신하여, 액정표시 장치에 인가될 출력 전압을 발생하는 드라이버 셀 회로를 구비한다. 드라이버 셀 회로는 디스플레이 데이터의 현재 데이터와 이전 데이터의 비교 결과에 응답하여 슬루율이 조절되는 것을 특징으로 한다. 드라이버 셀 회로는 디스플레이 데이터를 일부 또는 전부를 수신하여 이전 데이터로서 출력하는 이전 데이터 래치, 디스플레이 데이터의 현재 데이터와 이전 데이터를 비교하여 제어 신호를 발생하는 바이어스 제어 전압 발생기 및 감마 디코더의 출력 전압을 수신하여 출력 전압을 발생하는 드라이버 앰프로서 제어 신호에 응답하여 슬루율이 조절되는 드라이버 앰프를 구비한다.