公开(公告)号：KR1020060062736A

公开(公告)日：2006-06-12

申请号：KR1020040101676

申请日：2004-12-06

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L21/76

Abstract: 반도체 메모리 소자의 소자 분리막 형성 방법에서, 반도체 기판상에 하드마스크 패턴을 형성하는 단계, 상기 하드마스크 패턴을 식각 마스크로 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 상기 하드마스크 상에 제1 절연막을 증착하는 단계, 상기 하드마스크 상부 표면 및 상기 트렌치 상부의 측벽이 노출되도록 상기 제1 절연막을 에치백하여 제1 절연막 패턴을 형성하는 단계, 상기 하드마스크 상부와 노출된 트렌치 측벽, 그리고 상기 제1 절연막 상에 라이너를 형성하는 단계, 상기 라이너 상에 제2 절연막을 증착하는 단계 및 상기 라이너 상부 표면이 노출되도록 제2 절연막을 에치백하는 단계를 수행하는 반도체 메모리 소자의 소자분리막 형성 방법을 제시한다. 상기 방법에 의하면, 소자 분리막의 보이드 발생을 감소시킬 수 있다. 또한, 공정 단계를 감소시킬 수 있다.

公开(公告)号：KR100549000B1

公开(公告)日：2006-02-02

申请号：KR1020030085849

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L27/108

Abstract: 스토리지 노드들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판 상에 형성되고 그것의 소정영역들에 리세스된 트렌치들을 갖는 층간절연막을 구비한다. 상기 층간절연막 내에 상기 트렌치들 사이의 상기 층간절연막을 관통하는 제 1 그룹의 매립 콘택 플러그들이 배치된다. 상기 트렌치들 하부에 상기 층간절연막을 관통하고 상기 제 1 그룹의 매립 콘택 플러그들 보다 낮은 제 2 그룹의 매립 콘택 플러그들이 배치된다. 상기 제 1 및 제 2 그룹의 매립 콘택 플러그들 상에 스토리지 노드들이 구비된다.
캐패시터, 스토리지 노드, 브리지

公开(公告)号：KR1020040045765A

公开(公告)日：2004-06-02

申请号：KR1020020073619

申请日：2002-11-25

Applicant: 삼성전자주식회사

Inventor： 유석원 ,  정세민

IPC: H01L27/108

Abstract: PURPOSE: A method for forming a DRAM(Dynamic Random Access Memory) cell having a storage node is provided to be capable of increasing the margin degree for a cleaning process before a storage node layer depositing process without forming a bridge between neighboring storage nodes. CONSTITUTION: An interlayer dielectric and a protecting layer(19) are sequentially formed on a semiconductor substrate(1). A plurality of storage node plugs(21) are formed through the protecting layer and the interlayer dielectric. A molding layer(23) having an etch selectivity ratio for the protecting layer is formed on the resultant structure. A plurality of pre-storage node holes are formed by selectively patterning the molding layer for exposing each storage node plug. Then, enlarged storage node holes are formed by carrying out a cleaning process on the exposed storage node plugs. A plurality of storage nodes(27) are formed in the enlarged storage node holes for contacting the cleaned storage node plugs. Preferably, the protecting layer and the molding layer are made of a silicon nitride layer and a silicon oxide layer, respectively.

Abstract translation: 目的：提供一种形成具有存储节点的DRAM（Dynamic Random Access Memory，动态随机存取存储器）的方法，其能够在存储节点层的存储过程之前增加用于清洁处理的边缘度而不在相邻的存储节点之间形成桥。 构成：在半导体衬底（1）上依次形成层间电介质和保护层（19）。 通过保护层和层间电介质形成多个存储节点插头（21）。 在所得结构上形成具有用于保护层的蚀刻选择比的成型层（23）。 通过选择性地图案化模制层以暴露每个存储节点插塞来形成多个预存储节点孔。 然后，通过对暴露的存储节点插头进行清洁处理，形成放大的存储节点孔。 多个存储节点（27）形成在放大的存储节点孔中，用于接触清​​洁的存储节点插头。 优选地，保护层和成型层分别由氮化硅层和氧化硅层制成。

公开(公告)号：KR1020040033631A

公开(公告)日：2004-04-28

申请号：KR1020020062845

申请日：2002-10-15

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a semiconductor device having landing pads is provided to be capable of increasing cleaning process margin for improving the contact resistance of the landing pads. CONSTITUTION: A plurality of gate patterns(60) are formed on a semiconductor substrate(51). A gate spacer(63) is formed at both sidewalls of each gate pattern. An interlayer dielectric is flatly formed on the resultant structure. A buffer layer(67) is formed on the entire surface of the resultant structure. A plurality of pad contact holes are formed by selectively patterning the buffer layer and the interlayer dielectric for partially exposing the semiconductor substrate. A contaminated material layer of the exposed semiconductor substrate is removed by using a cleaning solution. A plurality of landing pads(73d,73s',73s'') are formed in the pad contact holes, respectively.

Abstract translation: 目的：提供一种制造具有着陆焊盘的半导体器件的方法，其能够增加清洁工艺余量以改善着陆焊盘的接触电阻。 构成：在半导体衬底（51）上形成多个栅极图案（60）。 在每个栅极图案的两个侧壁处形成栅极间隔物（63）。 在所得结构上平坦地形成层间电介质。 在所得结构的整个表面上形成缓冲层（67）。 通过选择性地构图缓冲层和层间电介质来形成多个焊盘接触孔，以部分地暴露半导体衬底。 通过使用清洁溶液去除暴露的半导体衬底的被污染的材料层。 多个着陆垫（73d，73s'，73s“）分别形成在垫接触孔中。

公开(公告)号：KR1020080094384A

公开(公告)日：2008-10-23

申请号：KR1020070038763

申请日：2007-04-20

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L21/336

CPC classification number: H01L29/1037 ,  H01L21/26506 ,  H01L29/4236 ,  H01L29/66621

Abstract: A method for fabricating a transistor with a recessed channel is provided to make trenches of transistors formed on one wafer have a uniform depth by forming a sacrificial region in a semiconductor substrate by an ion implantation method and by etching the semiconductor substrate to form a trench. A sacrificial region(108) is formed in a semiconductor substrate(100) by an ion implantation process. The semiconductor substrate is etched until the sacrificial region is exposed so that an upper trench region is formed. A lower trench region is formed under the upper trench region. A gate electrode is formed to fill the upper trench region and the lower trench region. The upper trench region can be narrower than the sacrificial region.

Abstract translation: 提供一种用于制造具有凹陷沟道的晶体管的方法，以通过在离子注入方法中在半导体衬底中形成牺牲区域，并通过蚀刻半导体衬底以形成沟槽，使在一个晶片上形成的晶体管的沟槽具有均匀的深度。 牺牲区域（108）通过离子注入工艺形成在半导体衬底（100）中。 蚀刻半导体衬底，直到牺牲区域暴露，从而形成上沟槽区域。 下沟槽区域形成在上沟槽区域下方。 形成栅电极以填充上沟槽区域和下沟槽区域。 上沟槽区域可以比牺牲区域窄。

公开(公告)号：KR1020060091621A

公开(公告)日：2006-08-21

申请号：KR1020050012872

申请日：2005-02-16

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/02274

Abstract: 반도체소자의 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하는 것을 구비한다. 상기 트렌치의 상부영역에 리세스를 한정하도록 상기 트렌치를 부분적으로 채우는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴 및 상기 트렌치의 측벽들을 콘포말하게 덮는 식각저지막을 형성한다. 상기 식각저지막 상에 상기 트렌치를 채우는 제2 절연막 패턴을 형성한다.

公开(公告)号：KR1020060011263A

公开(公告)日：2006-02-03

申请号：KR1020040059979

申请日：2004-07-29

Applicant: 삼성전자주식회사

Inventor： 정세민 ,  이호욱

IPC: H01L21/82

CPC classification number: H01L23/5258

Abstract: 퓨즈 박스를 포함하는 반도체 메모리장치들 및 그 제조방법들을 제공한다. 상기 반도체 메모리 장치들은 반도체 기판 및 상기 반도체 기판 상부에 형성된 제1 절연층을 구비한다. 상기 제1 절연층 상부에 전도층으로 구성된 퓨즈들이 제공되고, 상기 퓨즈들 및 제1 절연층 상부에 제2 절연층이 제공된다. 상기 제2 절연층 상부에 마스크 패턴이 적층되고 상기 마스크 패턴은 상기 퓨즈들의 상부에 개구부들을 갖는다. 상기 퓨즈들을 갖는 기판 상에 제3 절연층이 제공된다. 상기 제3 절연층은 상기 퓨즈들의 상부를 가로지르는 오픈영역을 갖는다. 상기 오픈영역은 상기 마스크 패턴의 일 부를 노출시킨다. 상기 반도체 메모리 장치의 제조방법들 또한 제공된다.

公开(公告)号：KR100534100B1

公开(公告)日：2005-12-06

申请号：KR1020030091570

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 이호욱 ,  정세민

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10855 ,  H01L27/11502 ,  H01L27/11507

Abstract: 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판 상에 형성된 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두 개의 콘택 플러그들을 형성하는 것을 포함한다. 상기 콘택 플러그는 상기 층간절연막 보다 높은 상부면 및 상부 측벽을 갖는다. 상기 콘택 플러그들 및 상기 층간절연막을 덮는 식각정지막 및 주형막을 형성하고, 상기 주형막을 선택적으로 식각하여 개구부를 갖는 주형패턴을 형성한다. 상기 개구부의 저면은 상기 콘택 플러그 상부면 상의 상기 식각정지막을 노출시키는 중심영역 및 상기 중심영역으로부터 연장되어 상기 층간절연막 상의 상기 식각정지막으로부터 이격되는 주변영역을 갖는다. 다음으로, 상기 개구부 저면에 노출된 상기 식각정지막을 식각하여 상기 콘택 플러그의 상부면을 노출시킨다. 상기 개구부 내에 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 상기 주형패턴을 제거하여 상기 전하저장전극을 노출시킨다.

公开(公告)号：KR1020050058870A

公开(公告)日：2005-06-17

申请号：KR1020030090859

申请日：2003-12-12

Applicant: 삼성전자주식회사

Inventor： 정세민 ,  이호욱 ,  김보성

IPC: H01L27/108

Abstract: 스토리지 노드들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판 상에 적층된 층간절연막 및 상기 층간절연막을 관통하는 제 1 매립 콘택 플러그들을 구비한다. 상기 제 1 매립 콘택 플러그들 및 상기 층간절연막은 버퍼층으로 덮여진다. 상기 제 1 매립 콘택 플러그들 사이에 상기 버퍼층 및 상기 층간절연막을 관통하는 제 2 매립 콘택 플러그들이 위치한다. 상기 제 1 및 제 2 매립 콘택 플러그들 상에 각각 제 1 및 제 2 스토리지 노드들이 제공된다. 상기 제 1 스토리지 노드들은 상기 버퍼층을 관통하여 상기 제 1 매립 콘택 플러그들의 상부면들에 접촉한다. 상기 제 2 매립 콘택 플러그들은 상기 반도체기판 상의 상기 층간절연막을 관통하는 상기 제 1 매립 콘택 플러그들을 형성하고 상기 제 1 매립 콘택 플러그들 및 상기 층간절연막 상에 상기 버퍼층을 형성한 다음에, 상기 버퍼층 및 상기 층간절연막을 관통하도록 형성한다.

公开(公告)号：KR1020050052030A

公开(公告)日：2005-06-02

申请号：KR1020030085849

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L27/108

Abstract: 스토리지 노드들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판 상에 형성되고 그것의 소정영역들에 리세스된 트렌치들을 갖는 층간절연막을 구비한다. 상기 층간절연막 내에 상기 트렌치들 사이의 상기 층간절연막을 관통하는 제 1 그룹의 매립 콘택 플러그들이 배치된다. 상기 트렌치들 하부에 상기 층간절연막을 관통하고 상기 제 1 그룹의 매립 콘택 플러그들 보다 낮은 제 2 그룹의 매립 콘택 플러그들이 배치된다. 상기 제 1 및 제 2 그룹의 매립 콘택 플러그들 상에 스토리지 노드들이 구비된다.