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公开(公告)号：KR1020150022202A
公开(公告)日：2015-03-04
申请号：KR1020130099694
申请日：2013-08-22
Applicant: 삼성전자주식회사
CPC classification number: G06F3/0416 , G06F3/0412 , G06F3/0488 , G06F3/041 , G06F3/03545 , G06F3/038
Abstract: 본 발명의 다양한 실시 예들에 따른 전자장치는, 기본 값으로 설정된 제1 값이 반응성 우선 어플리케이션을 위한 제2 값으로 변경되는 터치 컨트롤러와;
상기 반응성 우선 어플리케이션의 실행이 판단되는 경우, 상기 반응성 우선 어플 리케이션을 위한 제2 값을 커널부로 전송하는 어플리케이션부와; 상기 반응성 우선 어플리케이션을 위한 상기 제2 값을 상기 터치 컨트롤러에게 전송 하여, 상기 터치 컨트롤러의 상기 제1 값을 상기 제2 값으로 변경하는 커널부를 포함할 수 있다.Abstract translation: 根据本发明的各种实施例的电子设备包括将被设置为基本值的第一值改变为用于反应性优先级应用的第二值的触摸控制器; 当确定所述反应性优先级应用的操作时，向所述核心单元发送所述反应性优先级应用的所述第二值的应用单元; 以及内核单元，其将用于反应性优先级应用的第二值发送到触摸控制器，并将触摸控制器的第一值改变为第二值。 本发明即兴地提出了与触摸反应性有关的应用的触摸性能。
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公开(公告)号：KR1020140114721A
公开(公告)日：2014-09-29
申请号：KR1020130070989
申请日：2013-06-20
Applicant: 삼성전자주식회사
CPC classification number: G06F9/44 , G06F3/0416 , G06F3/044
Abstract: Disclosed are a touch screen operating method and an electronic device performing the same. The method for operating the electronic device according to the disclosure may include recognizing an indirect touch based on information detected through a touch screen panel and setting the touch sensitivity of the touch screen panel to correspond to the indirect touch.
Abstract translation: 公开了一种触摸屏操作方法和执行该触摸屏操作方法的电子设备。 根据本公开的用于操作电子设备的方法可以包括基于通过触摸屏面板检测到的信息来识别间接触摸，并且将触摸屏面板的触摸灵敏度设置为对应于间接触摸。
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公开(公告)号：KR1019990026614A
公开(公告)日：1999-04-15
申请号：KR1019970048819
申请日：1997-09-25
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/413
Abstract: 본 발명은 스텐바이 모드에서 저소모전력으로 동작되도록 제어하는 회로를 구비한 반도체 장치에 관한 것으로, 상기 메모리 장치의 제어부에 클럭 신호를 받아들이는 제 1 인버터 버퍼와, 칩 선택 신호를 받아들이는 제 2 인버터 버퍼 및 상기 제 1 및 제 2 인버터 버퍼들의 출력 신호를 받아들여서, 스텐바이 모드 동안에 클럭 신호에 의한 펄스를 차단하는 낸드 게이트를 구비한다. 따라서 스텐바이 모드로 동작되는 동안에 낸드 게이트는 칩 선택 신호와 클럭 신호를 받아들여서 클럭 신호의 어떠한 동작을 발생시키는 클럭 펄스를 차단한다. 그러므로 반도체 장치의 내부 회로의 동작에 의한 전력 소모를 줄인다.
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公开(公告)号：KR100172340B1
公开(公告)日：1999-03-30
申请号：KR1019950050715
申请日：1995-12-15
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/40
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
듀얼포트 메모리의 코아 쎌 회로에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
레이아웃면적을 줄일 수 있는 듀얼포트 메모리의 코아 쎌 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
데이터의 저장을 하기 위해 제1노드와 제2노드사이에 접속된 래치회로와, 상기 제1노드 및 상기 제2노드와 독출동작시 인에이블되는 독출 비트라인 쌍사이에 채널이 각기 접속되고 게이트들은 상기 독출동작시 인에이블되는 독출 워드라인에 접속되는 제1패스 트랜지스터들과, 상기 제2노드와 기입동작시 인에이블되는 기입 비트라인 사이에 채널이 직렬로 접속되고 게이트는 기입동작시 인에이블되는 기입 워드라인에 접속되는 제2패스 트랜지스터와, 상기 제1노드와 접지전원 사이에 채널들이 직렬로 접속되고 게이트들은 각기 상기 기입 워드라인과 기입 비트라인에 접속되는 제3패스 트랜지스터들로 구성됨을 특징으로 한다.
4. 발명의 중요한 용도
메모리의 코아 쎌회로에 적합하게 사용된다.-
公开(公告)号：KR1019980011448A
公开(公告)日：1998-04-30
申请号：KR1019960027685
申请日：1996-07-09
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/407
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Patent Agency Ranking
公开(公告)号：KR100177755B1
公开(公告)日：1999-04-15
申请号：KR1019950024906
申请日：1995-08-12
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
3-스테이트(3-state)버퍼에 관한 것으로, 특히 정적전류가 없고 레이아웃 면적을 감소시킬 수 있는 3-스테이트 버퍼링회로에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반복적으로 사용하는 메모리장치에서 면적 및 전력소모가 커지게 되는 문제점을 개선한 회로를 제공함.
3. 발명의 해결방법의 요지
제1,2입력단의 신호에 의해 자동적으로 인에이블단의 신호를 만들어 제공할 수 있도록 구성됨.
4. 발명의 중요한 용도
3-스테이트 버퍼링회로.-
公开(公告)号：KR1019970071816A
公开(公告)日：1997-11-07
申请号：KR1019960012498
申请日：1996-04-24
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/407
Abstract: 본 발명은 비트라인을 꼬아 비트라인간의 전하 결합 영향이 없는 반도체 메모리의 비트라인 구조에 관한 것으로서, 그 구조는 상보적인 비트선이 서로 꼬여 있으며, 그 꼬인 지점에서 상보적인 비트선의 위치가 서로 어긋난 구조를 갖는 것을 특징으로 한다.
따라서, 상술한 바와 같이 본 발명에 따른 비트선 구조는 상보적인 비트선에 서로 꼬여 있으며, 그 꼬인 지점에서 상보적인 비트선과 서로 어긋나 있기 때문에 전하결합 영향에 의한 상버적인 비트선과 서로 어긋나 있기 때문에 전하결합 영향에 의한 상버적인 비트선간의 공통전압은 빠뀌지만 최종센스앰프가 센싱하는 최종적인 차동전압은 영향을 받지 않는 효과를 갖는다.-
公开(公告)号：KR1019970012725A
公开(公告)日：1997-03-29
申请号：KR1019950024906
申请日：1995-08-12
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
3-스테이트(3-state)버퍼에 관한 것으로, 특히 정적전류가 없고 레이아웃 면적을 감소시킬 수 있는 3-스테이트 버퍼링회로에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반복적으로 사용하는 메모리장치에서 면적 및 전력소모가 커지게되는 문제점을 개선한 회로를 제공함.
3. 발명의 해결방법의 요지
제1,2입력단의 신호에 의해 자동적으로 인에이블단의 신호를 만들어 제공할 수 있도록 구성됨.
4. 발명의 중요한 용도
3-스테이트 버퍼링회로.-
公开(公告)号：KR1019970012178A
公开(公告)日：1997-03-29
申请号：KR1019950027240
申请日：1995-08-29
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G06F13/38
Abstract: 본 발명은 소형 컴퓨터 시스템 인터페이스에 관한 것으로 특히, 제1입력신호를 입력받아 반전시켜 출력하는 제1인버터와, 제2입력신호를 입력받아 반전시켜 출력하는 제2인버터와, 상기 제1인버터의 출력신호와 상기 제2입력신호를 입력받아 부정 논리곱하여 출력하는 제1낸드게이트와, 상기 제2인버터의 출력신호와 상기 제1입력신호를 입력받아 부정 논리곱하여 출력하는 제2낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력받아 반전시켜 출력하는 제3인버터와, 상기 제2낸드게이트의 출력신호를 입력받아 반전시켜 출력하는 제4인버터 및 드레인 단자가 공통으로 소정 출력패드에 연결되어 있으며 각각 게이트단자에 입력되는 상기 제3, 제4인버터의 출력신호에 따라 온/오프 동작하는 제1, 제2MOS 트랜지스터로 구성되는 것을 특징으로 하는 오프 드레인 SCSI 셀 버퍼를 제공하여 일반적인 스펙을 만족시키면서도 리이아웃 면적을 줄일 수 있는 효과가 있다.
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公开(公告)号：KR100457338B1
公开(公告)日：2005-01-17
申请号：KR1019970048819
申请日：1997-09-25
Applicant: 삼성전자주식회사
Inventor： 정승민
IPC: G11C11/413
Abstract: PURPOSE: A semiconductor memory device with a control circuit controlling a low power consumption mode is provided to reduce power consumption by blocking a clock signal from being delivered to a portion of internal circuits under a standby mode. CONSTITUTION: A semiconductor device includes a control circuit for controlling internal circuits(20) to operate in a standby mode in response to a chip select signal(CSN). The semiconductor device further includes a first buffer circuit(12), a second buffer circuit(14), and a pulse blocker(16). The first buffer circuit receives the chip select signal. The second buffer circuit receives a clock signal. The pulse blocker blocks the clock signal from being transferred to the internal circuit via the second buffer circuit in response to the chip select signal under the standby mode, thereby reducing power consumption of the internal circuit.
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