公开(公告)号：KR1020150083207A

公开(公告)日：2015-07-17

申请号：KR1020140002697

申请日：2014-01-09

Applicant: 삼성전자주식회사 ,  경북대학교 산학협력단

Inventor： 김수아 ,  정연배 ,  청웨이지에

IPC: H01L27/115

CPC classification number: H01L27/115

Abstract: 단위메모리셀은고 문턱전압트랜지스터및 정상문턱전압트랜지스터를포함한다. 고문턱전압트랜지스터는기입비트라인과연결되어기입데이터를전달받는제1 노드, 데이터노드와연결되어기입데이터를전달하는제2 노드, 기입워드라인에연결되는게이트노드및 전압레벨이조절되는바디바이어스전압노드를포함한다. 정상문턱전압트랜지스터는독출비트라인과연결되어독출전류를전달받는제1 노드, 독출워드라인과연결되어독출전류를전달하는제2 노드, 데이터노드와연결되는게이트노드및 전압레벨이조절되는바디바이어스전압노드를포함한다. 단위메모리셀에따르면트랜지스터의문턱전압및 바디바이어스전압을조절하여트랜지스터의누설전류를줄이고리텐션타임을증가시킬수 있다.

Abstract translation: 单元存储单元包括高阈值电压晶体管和常规阈值电压转换器。 高阈值电压晶体管包括：第一节点，用于接收连接到条目位线的条目数据，第二节点，用于发送连接到数据节点的条目数据，连接到条目字线的门节点，以及身体偏置 控制电压电平的电压代码。 常规阈值电压晶体管包括：通过连接到读取位线来接收读取电流的第一节点，通过连接到读取字线来传输读取电流的第二节点，连接到数据节点的门节点，以及 其中控制电压电平的体偏置电压节点。 根据本发明，单位存储单元可以通过控制体偏置电压和晶体管的阈值电压来增加再张力时间并减小晶体管的泄漏电流。

公开(公告)号：KR100224673B1

公开(公告)日：1999-10-15

申请号：KR1019960065525

申请日：1996-12-13

Applicant: 삼성전자주식회사

Inventor： 정연배 ,  전병길

IPC: G11C11/21

CPC classification number: G11C11/22

Abstract: 동작 메모리 셀이 1 트랜지스터 및 1 강유전체 캐패시터로 구성되는 불휘발성 강유전체 메모리 장치 및 그의 구동 방법이 개시되어 있다. 불휘발성 강유전체 메모리 장치에서 각 메모리 셀은 비트 라인들 사이에 연결되어 있으며, 액세스 트랜지스터 및 강유전체 캐패시터로 구성된다. 액세스 트랜지스터의 제1 드레인/소스는 제1 비트 라인에 연결되고, 제2 드레인/소스는 강유전체 캐패시터의 한끝에 연결되며, 게이트는 워드 라인에 연결된다. 강유전체 캐패시터의 다른 끝은 제2 비트 라인에 연결된다. 읽기/쓰기 동작 시에는 워드 라인이 액티브되며, 제1 비트 라인과 제2 비트 라인중 미리 정해진 어느 하나로 데이타 신호가 입/출력되며 나머지 비트 라인으로 플레이트 전압이 인가된다.

公开(公告)号：KR1019990000091A

公开(公告)日：1999-01-15

申请号：KR1019970022759

申请日：1997-06-02

Applicant: 삼성전자주식회사

Inventor： 정연배 ,  전병길

IPC: G11C7/00

Abstract: 본 발명의 불 휘발성 강유전체 메모리 장치는 워드 라인들, 상기 워드 라인들 각각에 대응하는 셀 전극 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하되, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 어레이의 워드 라인들 하나를 선택하기 위한 선택 신호와 비선택된 워드 라인들로 공급하기 위한 비선택 신호들을 발생하는 행 디코더와; 상기 셀 전극 라인들 중 상기 선택된 워드 라인에 대응하는 하나를 구동하기 위한 구동 신호를 발생하는 플레이트 라인 구동 회로와; 상기 선택 신호에 응답하여 상기 구동 신호를 상기 선택된 워드 라인에 대응하는 셀 전극 라인으로 전달하기 위한 스위치와; 상기 비선택된 워드 라인들 상의 비선택 신호들에 응답하여 비선택된 플레이트 라인을 접시킴으로써 주변 신호들에 의해서 부스팅되는 것을 방지하는 플로팅 방지 회로를 포함한다.

公开(公告)号：KR1019980040804A

公开(公告)日：1998-08-17

申请号：KR1019960060041

申请日：1996-11-29

Applicant: 삼성전자주식회사

Inventor： 정연배

IPC: G11C5/14

Abstract: 강유전체 반도체 메모리 장치에서 안정된 기준전압을 발생하기 위한 회로가 개시된다. 기준전압 발생회로는 기준셀 억세스 트랜지스터와, 메인셀에 있는 강유전체 캐패시터와 동일한 사이즈를 각기 가지며 모든 캐패시터에 대한 유효 캐패시턴스의 합을 상기 메인셀의 캐패시터의 절반에 해당하는 캐패시턴스 값으로서 가지는 기준셀부와; 리드사이클중에 상기 기준셀부내의 상기 강유전체 캐패시터에 미리 설정된 데이터가 저장되게 하는 저장 패스부를 가짐을 특징으로 한다.

公开(公告)号：KR100306823B1

公开(公告)日：2001-11-30

申请号：KR1019970022759

申请日：1997-06-02

Applicant: 삼성전자주식회사

Inventor： 정연배 ,  전병길

IPC: G11C7/00

Abstract: PURPOSE: A non-volatile semiconductor memory device having ferroelectric memory cells is provided to prevent data, stored in ferroelectric capacitors connected to unselected word lines, from being broken down by preventing unselected plate lines from being boosted by peripheral signals. CONSTITUTION: A plurality of word lines(WL_0T) are arranged in the first direction, and a plurality of bit lines(BL_0T)-(BL_63T) are arranged in the second direction. A memory cell array comprises a plurality of memory cells(MC00-MC63) that are connected to a corresponding word line(WL_0T), corresponding bit lines(BL_0T)-(BL_63T), and a corresponding section plate line(SPL). A plate line selecting circuit(PL_T) selects one of the section plate lines in response to a word line driving signal and connects the selected section plate line(SPL) to the plate line(PL_T). A floating preventing circuit(120) prevents unselected section plate lines from being floated.

公开(公告)号：KR100303056B1

公开(公告)日：2001-11-22

申请号：KR1019980047704

申请日：1998-11-07

Applicant: 삼성전자주식회사

Inventor： 최문규 ,  정연배

IPC: G11C11/22

Abstract: 여기에 개시되는 강유전체 메모리 장치는 선택 신호 발생 회로, 전압 전달 회로 그리고 제 1 및 제 2 전압 덤핑 회로들로 구성되는 온_칩 테스트 회로를 포함한다. 상기 장치에 따르면, 메모리 셀 어레이 및 레퍼런스 셀 어레이에 제공되는 강유전체 커패시터들의 성능 마진 및 감지 증폭기 회로의 감지 마진이 테스트되며, 그 결과 상기 장치의 신뢰성이 향상된다.

公开(公告)号：KR1019990018933A

公开(公告)日：1999-03-15

申请号：KR1019970042214

申请日：1997-08-28

Applicant: 삼성전자주식회사

Inventor： 오승규 ,  전병길 ,  정연배

IPC: G11C7/06

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 적어도 한 쌍의 비트 라인들을 구비한 반도체 메모리 장치의 감지 증폭 회로에 있어서, 프리챠지 상태일 때, 제 1 전압레벨로 프리챠지되고 센싱 동작시, 대응하는 비트라인쌍으로부터 상보적인 전압레벨을 갖는 데이터들을 받아들이기 위한 한 쌍의 입력 단자들과, 상기 데이터들이 증폭되어 출력되는 한 쌍의 출력 단자들과, 센싱 동작시, 상기 프리챠지된 입력 단자들 중 제 2 전압레벨의 데이터를 전달하는 비트 라인에 대응되는 입력 단자를 제 1 전압레벨에서 제 2 전압레벨로 디스챠지시키기 위한 디스챠지회로를 포함하는 것을 특징으로 한다. 이와 같은 회로에 감지 증폭 회로의 고속 동작이 가능하다.

公开(公告)号：KR1020000031586A

公开(公告)日：2000-06-05

申请号：KR1019980047704

申请日：1998-11-07

Applicant: 삼성전자주식회사

Inventor： 최문규 ,  정연배

IPC: G11C11/22

CPC classification number: G11C29/026 ,  G11C11/22 ,  G11C29/02 ,  G11C29/50

Abstract: PURPOSE: A ferro electric memory device including an on-chip test circuit is provided to be capable of testing a capacity margin of capacitors in the device. CONSTITUTION: A ferro electric memory device(1) includes an on-chip test circuit(40) which has a selection signal generating circuit(28), a voltage transmitting circuit(30), and a first and a second voltage dumping circuits(32,34). The device(1) further includes memory cell arrays(10,20), reference cell arrays(12,22), bit line precharge circuits(16,24), a sense amplifier circuit (14), and a row decoder(26). The on-chip test circuit(40) supplies variable voltage (VDMP_T, VDMP_B) to bit lines (BL1_T-BLi_T or BL1_B-BLi_B), and thereby the capacity margin of the ferro electric capacitors in the arrays(10,12,20,22) is tested or a sense margin of the sense amplifier circuit(14) is tested, and therefore reliability of the device is improved.

Abstract translation: 目的：提供包括片上测试电路的铁电存储器件，以便能够测试器件中电容器的容量裕度。 铁电存储器件（1）包括具有选择信号发生电路（28），电压发射电路（30）和第一和第二电压倾倒电路（32）的片上测试电路（40） ，34）。 器件（1）还包括存储单元阵列（10,20），参考单元阵列（12,22），位线预充电电路（16,24），读出放大器电路（14）和行解码器（26） 。 片上测试电路（40）将可变电压（VDMP_T，VDMP_B）提供给位线（BL1_T-BLi_T或BL1_B-BLi_B），从而将阵列（10,12,20,25）中的铁电电容器的容量裕度， 22）或检测放大器电路（14）的检测余量，因此提高了器件的可靠性。

公开(公告)号：KR100255956B1

公开(公告)日：2000-05-01

申请号：KR1019970033341

申请日：1997-07-16

Applicant: 삼성전자주식회사

Inventor： 전병길 ,  정연배

IPC: G11C29/00

CPC classification number: G11C5/005 ,  G11C11/22

Abstract: PURPOSE: A ferroelectric memory device and a method for protecting its data are provided to obtain stable non-volatile characteristics when source voltage is abnormally cut down. CONSTITUTION: In the device, a source detection circuit(100) detects an external source voltage to generate the first and second detection signals(POFFL,PONH) for informing whether the external power source is on or off. A data protection circuit(200) generates a chip-activation signal(CE) and an internal chip-activation signal(ICE) to control latch circuits. Also, when the external source voltage is abnormal, the data protection circuit(200) sustains the internal chip-activation signal(ICE) to be activated so that data at a ferroelectric capacitor is maintained. Thereby, stable non-volatile characteristics can be obtained when source voltage is abnormally cut down. A control circuit(500) controls a sense amplifying block(800) and a latch block(600), according to the first detection signal(POFFL), the chip-activation signal(CE) and the internal chip-activation signal(ICE).

Abstract translation: 目的：提供一种铁电存储器件及其数据保护方法，以便在源极电压异常降低时获得稳定的非易失性特性。 构成：在该装置中，源极检测电路（100）检测外部源极电压以产生用于通知外部电源是开还是关的第一和第二检测信号（POFFL，PONH）。 数据保护电路（200）产生芯片激活信号（CE）和内部芯片激活信号（ICE）以控制锁存电路。 此外，当外部源电压异常时，数据保护电路（200）维持内部芯片激活信号（ICE）被激活，从而保持铁电电容器的数据。 因此，当电源电压异常下降时，可以获得稳定的非易失性特性。 根据第一检测信号（POFFL），芯片激活信号（CE）和内部芯片激活信号（ICE），控制电路（500）控制读出放大块（800）和锁存块（600） 。

公开(公告)号：KR100234877B1

公开(公告)日：1999-12-15

申请号：KR1019970000671

申请日：1997-01-13

Applicant: 삼성전자주식회사

Inventor： 전병길 ,  정연배

IPC: G11C11/22

CPC classification number: G11C11/22

Abstract: 여기에 개시되는 반도체 메모리 장치는 강유전체 커패시터들을 갖는 메모리 셀들과, 상기 강유전체 커패시터가 완전히 분극되도록 하는 펄스 전압을 상기 강유전체 커패시터들로 인가하는 펄스 발생 회로와, 각 분극된 커패시터들의 분극 방향이 반전되지 않도록 하는 적당한 전압을 상기 각 커패시터들로 인가하는 감지 회로로 구성되고, 강유전체 커패시터의 히스테리시스 그래프의 한 전하 분극 영역에서만 2 진 데이터를 저장한다. 이와 같은 동작 방법에 의하면, 도메인 스위칭이 일으나지 않으므로 장치의 내구성이 상당히 증가되고, 워드 라인으로 펌핑된 신호를 제공할 필요가 없으므로 전력 소모가 감소된다.