公开(公告)号：KR1020070099339A

公开(公告)日：2007-10-09

申请号：KR1020060030678

申请日：2006-04-04

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: G06F7/58 ,  G06F7/00

CPC classification number: G06F7/588

Abstract: A circuit for generating a random number with a PLL(Phase Locked Loop) circuit and a method thereof are provided to generate the random number having high randomness, and perform operation in a relatively low frequency. A PLL circuit(1100) generates an internal clock signal including random noise and synchronized with a reference signal. A sampling circuit(1200) includes a D type flip-flop and generates a random data bit by sampling the reference signal in response to the internal clock signal. The PLL circuit includes a phase/frequency detector generating an up/down signal by detecting a phase difference between the reference and feedback signal, a charge pump generating a current signal by responding to the up/down signal, an LPF(Low Pass Filter) generating control voltage, a random noise volatile control oscillator generating the random noise, and the internal clock changed by responding to the rand noise and the control voltage, and a feedback loop generating the feedback signal by responding to the internal clock signal.

Abstract translation: 提供了用PLL（锁相环）电路产生随机数的电路及其方法，以产生具有高随机性的随机数，并以相对低的频率进行操作。 PLL电路（1100）产生包括随机噪声并与参考信号同步的内部时钟信号。 采样电路（1200）包括D型触发器，并且通过响应于内部时钟信号对参考信号进行采样来产生随机数据位。 PLL电路包括通过检测参考和反馈信号之间的相位差产生上/下信号的相位/频率检测器，通过响应上/下信号产生电流信号的电荷泵，LPF（低通滤波器） 产生控制电压，产生随机噪声的随机噪声易失性控制振荡器，以及响应于兰德噪声和控制电压而改变的内部时钟，以及响应于内部时钟信号产生反馈信号的反馈回路。

公开(公告)号：KR100526353B1

公开(公告)日：2005-11-08

申请号：KR1020030061102

申请日：2003-09-02

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/08

CPC classification number: H03D13/003 ,  H03L7/0812 ,  H04L7/0337

Abstract: 신속하게 위상을 비교할 수 있는 위상 비교 방법이 개시되어 있다. 상기 위상 비교 방법은 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시킨다. 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시킨다. 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 리셋 신호를 발생시킨다. 상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시킨다. 그리고, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단한다. 래치들을 이용하여 위상이 비교되므로, 신속하게 위상이 비교될 수 있는 장점이 있다.

公开(公告)号：KR1020050023717A

公开(公告)日：2005-03-10

申请号：KR1020030061102

申请日：2003-09-02

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/08

CPC classification number: H03D13/003 ,  H03L7/0812 ,  H04L7/0337

Abstract: PURPOSE: A method for comparing phases and a phase comparator therefor are provided to accelerate phase comparison process and to improve comparison accuracy by using latches series-coupled with one another. CONSTITUTION: A false lock preventer(10) sequentially latches an input signal with a reference signal and plural delay signals and generates first and second latch signals. The delay signals have phases different from the reference signal. A lock determiner(30) generates first and second lock determination signals by using the first and second latch signals. The lock determination signals are used to determine phase status of the reference and the delay signals. A reset member(50) generates a reset signal using the first and second lock determination signals. The first and second lock determination signals are used to invert the first and second latch signals as well as the first and second lock determination signals.

Abstract translation: 目的：提供一种用于比较相位和相位比较器的方法，以加速相位比较过程，并通过使用彼此串联耦合的闩锁来提高比较精度。 构成：伪锁防止器（10）以参考信号和多个延迟信号顺序地锁存输入信号，并产生第一和第二锁存信号。 延迟信号具有与参考信号不同的相位。 锁定确定器（30）通过使用第一和第二锁存信号产生第一和第二锁定确定信号。 锁定确定信号用于确定参考和延迟信号的相位状态。 复位构件（50）使用第一和第二锁定确定信号产生复位信号。 第一和第二锁定确定信号用于反转第一和第二锁存信号以及第一和第二锁定确定信号。

公开(公告)号：KR100442862B1

公开(公告)日：2004-08-02

申请号：KR1020010036589

申请日：2001-06-26

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03K19/00

CPC classification number: G11C7/1069 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1096 ,  G11C2029/5002

Abstract: A digitally controlled adaptive driver and method for sensing a capacitive load are included. The driver comprises a load sensing circuit for sensing a voltage of an output terminal of the driver connected to a load and for generating a control signal in response to the voltage of the output terminal, and a control driver for digitally determining a value of the load coupled to the output terminal in response to the control signal of the load sensing circuit and for controlling the driving current for driving an input signal in response to the value of the load.

Abstract translation: 包括数字控制自适应驱动器和用于感测电容性负载的方法。 该驱动器包括：负载感测电路，用于感测连接到负载的驱动器的输出端子的电压并且用于响应于输出端子的电压而产生控制信号;以及控制驱动器，用于数字地确定负载的值 响应于负载感测电路的控制信号耦合到输出端子，并响应于负载的值控制驱动输入信号的驱动电流。

公开(公告)号：KR100434501B1

公开(公告)日：2004-06-05

申请号：KR1020020022727

申请日：2002-04-25

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03K5/00

CPC classification number: G06F7/68 ,  H03K5/00006 ,  H03K5/1534 ,  H03K5/1565

Abstract: A frequency multiplier and method of frequency multiplication overcome the shortcomings of those frequency multiplication systems and methods that utilize a phase locked loop or a delay locked loop, and occupy smaller chip area and consume less power when embodied in an integrated circuit. A first duty cycle correction circuit receives a first signal and generates a second signal, the frequency of which is the same as that of the first signal and the duty cycle of which is 50:50. An edge detector detects edges of the second signal and generates a third signal corresponding to the detected edges. In an optional embodiment, a second duty cycle correction circuit receives the third signal and generates a fourth signal, the frequency of which is the same as that of the third signal and the duty cycle of which is 50:50. Since the frequency multiplier and the method of multiplying frequencies utilize relatively simple circuits without the need for using a phase locked loop or a delay locked loop, it is possible to prevent the problems of jitter and false locks.

Abstract translation: 倍频器和倍频方法克服了那些利用锁相环或延迟锁定环的倍频系统和方法的缺点，并且在体现在集成电路中时占用更小的芯片面积并消耗更少的功率。 第一占空比校正电路接收第一信号并产生第二信号，其频率与第一信号的频率相同，并且其占空比为50:50。 边缘检测器检测第二信号的边缘并产生对应于检测到的边缘的第三信号。 在一个可选实施例中，第二占空比校正电路接收第三信号并产生第四信号，其频率与第三信号的频率相同，并且其占空比为50:50。 由于倍频器和频率倍增方法利用相对简单的电路而不需要使用锁相环或延迟锁定环，因此可以防止抖动和错误锁定的问题。

公开(公告)号：KR1020030088673A

公开(公告)日：2003-11-20

申请号：KR1020020026497

申请日：2002-05-14

Applicant: 삼성전자주식회사

Inventor： 조영균 ,  김도영

IPC: H03L7/08

Abstract: PURPOSE: A single chip PLL(phase locked loop) is provided to reduce the manufacturing cost and power noise by reducing a number of pins in a semiconductor chip. CONSTITUTION: An input pad(23) is connected to a first node(N1). An output pad(25) is connected to a second node(N2). A low power pad(24) is connected to a lower power line(27). A PLL core(21) receives high power from an upper power line(26) and low power from the lower power line(27). The PLL core(21) receives an input clock signal from the first node(N1) to generate a clock signal having a predetermined frequency and transmit the clock signal to the second node(N2). A first diode(D1) is connected between the lower power line(27) and the first node(N1). A second diode(D2) is connected between the first node(N1) and the upper power line(26). A capacitor is connected between the upper power line(26) and the lower power line(27).

Abstract translation: 目的：提供单芯片PLL（锁相环），通过减少半导体芯片中的引脚数来降低制造成本和功耗。 构成：输入焊盘（23）连接到第一节点（N1）。 输出焊盘（25）连接到第二节点（N2）。 低功率焊盘（24）连接到下电源线（27）。 PLL芯（21）从上电源线（26）接收高功率，并从下电源线（27）接收低功率。 PLL核心（21）从第一节点（N1）接收输入时钟信号，以产生具有预定频率的时钟信号，并将时钟信号发送到第二节点（N2）。 第一二极管（D1）连接在下电源线（27）和第一节点（N1）之间。 第二二极管（D2）连接在第一节点（N1）和上电源线（26）之间。 电容器连接在上电源线（26）和下电源线（27）之间。

公开(公告)号：KR1019980057698A

公开(公告)日：1998-09-25

申请号：KR1019960076997

申请日：1996-12-30

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03H9/46

Abstract: 연산 증폭기의 주파수 대역 특성을 이용한 저역 필터가 개시되어 있다. 저역 필터는 제1 전원 단자, 제2 전원 단자, 차동 증폭부, 버퍼 회로, 제1 전류원, 및 커패시터를 구비한다. 차동 증폭부는 출력 단자를 구비하고 제1 전원 단자와 제2 전원 단자 사이에 위치한다. 버퍼 회로는 제1 전원 단자와 제2 전원 단자 사이에 위치하고, 차동 증폭부의 제1 출력 단자에 입력 단자가 접속되어 있고, 입력 단자에 입력되는 신호를 증폭하여 출력 단자로 출력한다. 커패시터는 수 피코 패럿 단위 이하의 커패시턴스를 가지며, 버퍼 회로의 입력단자와 출력 단자 사이에 접속되어 있다. 제1 전류원은 차동 증폭부에 일정한 바이어스 전류를 공급하기 위한 것이다. 본 발명에 의하면, 온 칩 제조가 가능한 수 피코 패럿 단위 이하의 커패시턴스를 가지는 커패시터를 사용하면서, 원하는 차단 주파수를 가지는, 특히 위상 고정 루프 회로에 적합한 차단 주파수를 가지는 저역 필터를 제공하는 효과를 가진다.

公开(公告)号：KR1019980028650A

公开(公告)日：1998-07-15

申请号：KR1019960047788

申请日：1996-10-23

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03F3/183

Abstract: 본 발명은 연산 증폭기에 관해 게시한다. 본 발명은 외부 신호가 입력되는 입력부와, 상기 입력부의 출력을 입력으로하여 상기 입력부에서 출력된 신호를 증폭하고 제어하는 증폭부와, 상기 입력부와 증폭부의 출력을 입력으로하여 상기 증폭부에서 증폭되고 제어된 신호를 출력하고 상기 증폭부에 흐르는 전류보다 항상 더 많은 전류가 흐르는 출력부 및 상기 입력부와 증폭부와 출력부의 제어단에 출력단이 연결되어 상기 입력부와 증폭부와 출력부에 바이어스를 공급하는 바이어스부를 구비함으로써 전력 소모를 감소시킬 수 있다.

公开(公告)号：KR1019970031206A

公开(公告)日：1997-06-26

申请号：KR1019950040710

申请日：1995-11-10

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H02M7/217

Abstract: 본 발명은 인버터와 MOS트랜지스터를 이용하여 다이오드의 특성을 실현하는 반파정류회로에 관한 것으로서, 트랜스미션 게이트 역할을 하는 MOS 트랜지스터; 상기 MOS 트랜지스터의 게이트단과 연결되고, 입력단과 반대쪽의 단자와 연결되는 CMOS 인버터로 구성되어 다이오드 특성을 실현한다.
따라서, 상술한 바와 같이 본 발명에 따른 반파정류회로는 인버터아 MOS트랜지스터의 특성을 살린 다이오드로부터 트랜지스터의 전압강하, 누설전류 및 Vg 대 Id관계를 실현하는 효과를 갖는다.

公开(公告)号：KR1019970024611A

公开(公告)日：1997-05-30

申请号：KR1019950034428

申请日：1995-10-07

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/00

Abstract: 1. 청구 범위에 기재된 발명에 속한 기술분야 : 전자회로에 사용되는 발진기.
2. 발명이 해결하려고 하는 기술적 과제 : 전자회로에 사용되는 발진기중 특히 고속스타트 업 동작을 가지는 위상 동기 장치의 발진기를 제공함에 있다.
3. 발명의 해결방법의 요지 : 개시된 발진기는, 통상적인 멀티바이브레이터의 전원단자와 그라운드 단자에 각기 연결된 모오스 트랜지스터를 구비하여 상기 멀티바이브레이터가 비대칭적으로 동작되게 하는 것을 특징으로 한다.
4. 발명의 중요한 용도 : 고속 스타트 업 동작을 가지는 위상동기 장치의 발진기로서 적합하게 사용된다.