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公开(公告)号：KR100541806B1
公开(公告)日：2006-01-10
申请号：KR1019990029237
申请日：1999-07-20
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법을 공개한다. 본 발명의 회로는 복수개의 센스 증폭수단들과; 복수개의 제 1 데이터쌍을 발생하는 복수개의 제 1 래치수단들과; 복수개의 제 2 래치수단들과; 상기 복수개의 제 1 래치수단들로부터의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하고, 최종 비교 결과 데이터를 상기 제 1 및 제 2 파이프라이닝 펄스 사이에 인에이블되는 제어 펄스와 병합 데이터 출력 신호에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 복수개의 비교수단들과; 상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 래치수단들 중 하나로부터의 제 2 데이터쌍에 응답하여 병합 데이터를 발생하여 대표 데이터 입출력 패드로 전달하거나, 상기 대표 데이터 입출력 패드를 하이-임피던스 상태로 만드는 병합 데이터 발생수단을 구비한다. 본 발명은 노말 출력 인에이블 제어신호와 병합 데이터 출력 인에이블 제어신호의 인에이블 시점이 비슷해지기 때문에 병합 데이터의 출력 지연이 제거되고, 복수개의 비교기들이 데이터 출력 버퍼들 사이에 분산 배치되기 때문에 비교기 로직과 데이터 출력 버퍼들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 크게 줄어드는 효과가 있다.
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Patent Agency Ranking
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公开(公告)号：KR1020010010009A
公开(公告)日：2001-02-05
申请号：KR1019990028681
申请日：1999-07-15
Applicant: 삼성전자주식회사
IPC: G11C11/406
Abstract: PURPOSE: A circuit is provided to minimize a timing skew between an inner data and an inner out enable signal, and also a circuit is provided to generate a control signal suitable to a data outputting circuit of a synchronous semiconductor device capable of minimizing a timing skew between an inner out enable signal and an output data CONSTITUTION: A control signal includes a clock control signal generating portion(22) and an output enable control signal generating portion(24). The clock control signal generating portion generates a clock controlling signal necessary for generating an inner data in response to a source clock. The output enable control signal generating portion generates an output enable controlling signal necessary for generating an inner out enable signal to align timing to the time when the clock controlling signal is generated so that an output data is normally outputted, in response to the source clock of the clock controlling signal generating portion.
Abstract translation: 目的：提供电路以最小化内部数据和内部输出使能信号之间的定时偏移，并且还提供电路以产生适于能够最小化定时偏移的同步半导体器件的数据输出电路的控制信号 内部使能信号和输出数据之间构成：控制信号包括时钟控制信号产生部分（22）和输出使能控制信号产生部分（24）。 时钟控制信号产生部分响应于源时钟产生产生内部数据所需的时钟控制信号。 输出使能控制信号产生部分产生一个产生内部输出使能信号所需的输出使能控制信号，以使定时与时钟控制信号产生的时间对齐，从而响应于源时钟 时钟控制信号产生部分。
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