公开(公告)号：KR20210031248A

公开(公告)日：2021-03-19

申请号：KR1020190112982A

申请日：2019-09-11

Applicant: 삼성전자주식회사

Inventor： 이정한 ,  권태용 ,  선민철 ,  김병기 ,  박수현 ,  이기환

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/417 ,  H01L29/423 ,  H01L29/66

CPC classification number: H01L29/7855 ,  H01L27/0886 ,  H01L21/823431 ,  H01L21/823481 ,  H01L29/41791 ,  H01L29/4236 ,  H01L29/66795 ,  H01L29/785

Abstract: 반도체 소자는, 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 포함하는 기판이 구비될 수 있다. 상기 제1 영역의 기판 표면으로부터 돌출되고, 상기 기판의 상부면에 평행한 제1 방향으로 각각 연장되고, 상기 상부면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되면서 규칙적으로 배치된 액티브 핀들이 구비될 수 있다. 상기 제2 영역의 기판의 상기 제2 방향의 양측 가장자리에 제1 트렌치가 구비되고, 상기 제1 트렌치 사이에 돌출부를 포함할 수 있다. 상기 돌출부의 상부면은 상기 액티브 핀의 저면보다 낮고, 상기 제1 트렌치의 상기 제2 방향의 제1 폭은 상기 액티브 핀의 폭 및 액티브 핀 간의 간격의 합인 제1 피치의 0.7배보다 클 수 있다.

公开(公告)号：KR101926356B1

公开(公告)日：2018-12-07

申请号：KR1020110129558

申请日：2011-12-06

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336

Abstract: 기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.

公开(公告)号：KR101878311B1

公开(公告)日：2018-07-17

申请号：KR1020110147035

申请日：2011-12-30

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 기판상에게이트전극을형성한다. 상기게이트전극의측면및 상기게이트전극에가까운(near) 상기기판상에제1 버퍼층, 제2 버퍼층, 및제3 버퍼층을형성한다. 상기제3 버퍼층은상기제2 버퍼층보다높은유전상수를갖는물질막이다. 상기제3 버퍼층 상에상기게이트전극의측면을덮는스페이서를형성한다. 상기게이트전극에가까운(near) 상기기판상에상기제3 버퍼층이노출된다. 상기노출된제3 버퍼층을제거하여상기기판상에상기제2 버퍼층을노출한다. 상기노출된제2 버퍼층을제거하여상기기판상에상기제1 버퍼층을노출한다. 상기스페이서를이온주입마스크로사용하여상기기판내에깊은접합(deep junction)을형성한다. 상기스페이서를제거한다. 상기스페이서를제거하는동안상기제1 버퍼층은상기깊은접합(deep junction) 상에보존된다. 상기스페이서는상기제3 버퍼층, 상기제2 버퍼층 및상기제1 버퍼층과다른물질막을갖는다.

公开(公告)号：KR101994079B1

公开(公告)日：2019-09-30

申请号：KR1020120112505

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR101893848B1

公开(公告)日：2018-10-04

申请号：KR1020110058623

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/7827

Abstract: 기판상에제1 수직트랜지스터(first vertical transistor) 및비-수직트랜지스터(non-vertical transistor)가배치된다. 상기제1 수직트랜지스터는상기기판상의제1 드레인영역, 제1 수직채널영역, 제1 소스영역, 및제1 게이트전극을갖는다. 상기비-수직트랜지스터는상기기판상의채널영역, 제2 게이트전극, 및비-수직드레인영역및 비-수직소스영역을갖는다. 상기제1 드레인영역, 상기비-수직드레인영역및 상기비-수직소스영역은동일레벨에형성된다. 상기비-수직드레인영역및 상기비-수직소스영역중 하나는상기제1 드레인영역에연속된다(in continuity with).

公开(公告)号：KR1020140046256A

公开(公告)日：2014-04-18

申请号：KR1020120112505

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0673 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/308 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

Abstract: A semiconductor device and a fabricating method thereof are provided. The method of fabricating the semiconductor device includes forming a first mask on a substrate, firstly etching the substrate using the first mask to form a first sidewall of a fin, forming a second mask which is different from the first mask on the substrate, secondly etching the substrate using the second mask to form a second sidewall of the fin.

Abstract translation: 提供了一种半导体器件及其制造方法。 制造半导体器件的方法包括在衬底上形成第一掩模，首先使用第一掩模蚀刻衬底以形成鳍的第一侧壁，形成与衬底上的第一掩模不同的第二掩模，其次蚀刻 所述基板使用所述第二掩模以形成所述翅片的第二侧壁。

公开(公告)号：KR1020140046258A

公开(公告)日：2014-04-18

申请号：KR1020120112510

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823412 ,  B82Y99/00 ,  H01L21/02532 ,  H01L21/02647 ,  H01L21/3065 ,  H01L27/088 ,  H01L27/1222 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/772 ,  H01L29/7843 ,  H01L29/78651 ,  H01L29/78696 ,  Y10S977/762 ,  Y10S977/938

Abstract: Provided is a semiconductor device and a method of fabricating the same. The semiconductor device includes a substrate having first and second areas separated from each other; a structure formed on the substrate and formed by alternately laminating at least one sacrificial layer and at least one active layer; a first gate-all-around device formed in a first area and including a first nanowire; and a second gate-all-around device formed in a second area and including a second nanowire. The first nanowire is formed at the same level as that of a first active layer among the at least one active layer, and the second nanowire is formed at the same level as that of a second active layer among the at least one active layer. The first active layer is different from the second active layer.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括具有彼此分离的第一和第二区域的衬底; 通过交替地层叠至少一个牺牲层和至少一个有源层而形成在所述基板上的结构; 形成在第一区域中并且包括第一纳米线的第一栅极全能器件; 以及形成在第二区域中并且包括第二纳米线的第二栅极全能器件。 第一纳米线形成在与至少一个有源层中的第一有源层相同的电平上，并且第二纳米线形成在与至少一个有源层中的第二有源层相同的电平上。 第一活性层与第二活性层不同。

公开(公告)号：KR1020130081994A

公开(公告)日：2013-07-18

申请号：KR1020120003147

申请日：2012-01-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/743 ,  H01L21/76843 ,  H01L21/76855 ,  H01L23/485 ,  H01L23/535 ,  H01L27/0688 ,  H01L27/1108 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/2409 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A manufacturing method of semiconductor device which comprises a filling wiring and a device relating the same are provided to prevent a contamination of a semiconductor substrate by comprising the filling wiring in the lower part of an active element. CONSTITUTION: An inter-layer insulating film which covers a sacrificed pattern, a body and an active element is formed (140). A contact hole which exposes the sacrificed pattern through the inter-layer insulating film is formed. An empty space is formed by removing the sacrificed pattern (150). An amorphous silicon film is formed inside the contact hole and the empty space (160). The amorphous silicon film is transformed to the metal silicide layer (170). [Reference numerals] (110) Producing sacrificed pattern; (120) Forming semiconductor layer; (130) Forming gate transmission membrane and electrode; (140) Forming inter-layer insulation membrane; (150) Removing the sacrificed pattern; (160) Forming amorphous silicone membrane; (170) Forming metal silicide membrane; (180) Forming core

Abstract translation: 目的：提供一种包括填充布线和与其相关的装置的半导体器件的制造方法，以通过在有源元件的下部包括填充布线来防止半导体衬底的污染。 构成：形成覆盖牺牲图案，主体和有源元件的层间绝缘膜（140）。 形成通过层间绝缘膜露出牺牲图案的接触孔。 通过去除牺牲图案（150）形成空白空间。 在接触孔和空的空间160内形成非晶硅膜。 将非晶硅膜转变成金属硅化物层（170）。 （附图标记）（110）生产牺牲图案; （120）形成半导体层; （130）形成栅极传输膜和电极; （140）形成层间绝缘膜; （150）去除牺牲图案; （160）形成无定形硅胶膜; （170）形成金属硅化物膜; （180）成核

公开(公告)号：KR1020120139067A

公开(公告)日：2012-12-27

申请号：KR1020110058623

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/7827

Abstract: PURPOSE: A semiconductor device with a vertical device and a non-vertical device and a forming method thereof are provided to implement a semiconductor device with a threshold voltage of various levels without an additional process. CONSTITUTION: A p-well(24), an n-well(25) and a device isolation layer(23) are formed on a semiconductor substrate(21). An n-drain region(26), a first source/drain region(27), and a second source/drain region(29) are formed on the p-well. A p- vertical channel region(31P) and an n- source region(33S) are formed on the n- drain region. A channel region(28) is formed between the first source/drain region and the second source/drain region. A second gate electrode(43B) is formed on the channel region. A second gate dielectric layer(41B) is interposed between the second gate electrode and the channel region.

Abstract translation: 目的：提供具有垂直装置和非垂直装置及其形成方法的半导体装置，以实现具有各种级别的阈值电压的半导体装置，而无需额外的工艺。 构成：在半导体衬底（21）上形成p阱（24），n阱（25）和器件隔离层（23）。 在p阱上形成n沟道区（26），第一源极/漏极区（27）和第二源极/漏极区（29）。 在n-漏极区上形成p-垂直沟道区（31P）和n-源极区（33S）。 在第一源极/漏极区域和第二源极/漏极区域之间形成沟道区域（28）。 第二栅电极（43B）形成在沟道区上。 在第二栅极电极和沟道区域之间插入第二栅极介电层（41B）。

公开(公告)号：KR102002380B1

公开(公告)日：2019-07-23

申请号：KR1020120112510

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336