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公开(公告)号：KR100303964B1
公开(公告)日：2001-09-29
申请号：KR1019980002969
申请日：1998-02-03
Applicant: 샤프 가부시키가이샤
IPC: H01L29/786
Abstract: 본 발명의 박막 트랜지스터는 기판 상에 형성되며 활성층과 이 활성층을 샌드위치하는 제1 절연막과 제2 절연막을 포함하며, 제1 절연막 중에 포함된 고정 전하의 전체 극성은 제2 절연막 중에 포함된 고정 전하의 전체 극성과 반대가 된다.
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Patent Agency Ranking
公开(公告)号：KR100424828B1
公开(公告)日：2004-03-30
申请号：KR1020010025204
申请日：2001-05-09
Applicant: 샤프 가부시키가이샤
Inventor： 브라운로우마이클제임스 , 케이언즈그라함앤드류 , 닥스캐더린로진다메리아미다 , 야마시따히데히꼬 , 구보따야스시 , 와시오하지메
IPC: G09G3/36
CPC classification number: H03M1/682 , G09G3/3688 , G09G2310/0248 , G09G2310/027 , H03M1/687 , H03M1/765 , H03M1/804
Abstract: A digital-to-analog converter includes a first converter stage 1 for converting the m most significant bits of a k bit input signal to upper and lower voltage limits VL and VH by selecting the appropriate low impedance reference voltages. A second converter stage 2 performs a linear conversion of the n least significant bits of the k bit input within the voltage range defined by the voltage limits VL and VH. A precharging circuit including switches SW1 and SW2 disconnects the stage 2 from the load CLOAD, which is charged to the voltage limit VL during the precharge phase. The load is subsequently disconnected from the voltage limit VL and connected to the output of the stage 2 to complete charging of the load CLOAD to the converter output voltage.
Abstract translation: 数模转换器包括第一转换器级1，用于通过选择适当的低阻抗参考电压将k位输入信号的m个最高有效位转换为上限和下限电压极限VL和VH。 第二转换器级2在由电压极限VL和VH限定的电压范围内执行k位输入的n个最低有效位的线性转换。 包括开关SW1和SW2的预充电电路将级2与负载CLOAD断开，负载CLOAD在预充电阶段期间被充电到电压极限VL。 随后负载从电压极限VL断开并连接到级2的输出，以完成将负载CLOAD充电到转换器输出电压。
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公开(公告)号：KR1019980071032A
公开(公告)日：1998-10-26
申请号：KR1019980002969
申请日：1998-02-03
Applicant: 샤프 가부시키가이샤
IPC: H01L29/786
Abstract: 본 발명의 박막 트랜지스터는 기판 상에 형성되며 활성층과 이 활성층을 샌드위치하는 제1 절연막과 제2 절연막을 포함하며, 제1 절연막 중에 포함된 고정 전하의 전체 극성은 제2 절연막 중에 포함된 고정 전하의 전체 극성과 반대가 된다.
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公开(公告)号：KR1020020003806A
公开(公告)日：2002-01-15
申请号：KR1020010025204
申请日：2001-05-09
Applicant: 샤프 가부시키가이샤
Inventor： 브라운로우마이클제임스 , 케이언즈그라함앤드류 , 닥스캐더린로진다메리아미다 , 야마시따히데히꼬 , 구보따야스시 , 와시오하지메
IPC: G09G3/36
CPC classification number: H03M1/682 , G09G3/3688 , G09G2310/0248 , G09G2310/027 , H03M1/687 , H03M1/765 , H03M1/804
Abstract: PURPOSE: Digital-to-analog converter and active matrix liquid crystal display are provided, which is related to a digital-to-analog converter (DAC) and to an active matrix liquid crystal display(AMLCD) incorporating such a DAC. CONSTITUTION: The first stage DAC(1) receives the m most significant bits of a k bit parallel input signal whereas the second stage 2 receives the n least significant bits where m+n=k. The first stage 1 is of the same type. The stage 1 selects the upper and lower voltage limits VH and VL from the reference voltages in accordance with the m most significant bits and supplies these to the second DAC stage(2), which performs a linear conversion of the n least significant bits in the voltage range between VL and VH. The output of the stage 2 is supplied via the optional buffer(5) as described hereinbefore.
Abstract translation: 目的：提供数模转换器和有源矩阵液晶显示器，与数模转换器（DAC）以及结合了这种DAC的有源矩阵液晶显示器（AMLCD）有关。 构成：第一级DAC（1）接收k位并行输入信号的m个最高有效位，而第二级接收n个最低有效位，其中m + n = k。 第一阶段1是相同类型的。 阶段1根据m个最高有效位从参考电压中选择上限和下限电压极限VH和VL，并将其提供给第二DAC级（2），该第二DAC级执行线性转换 VL和VH之间的电压范围。 如上所述，阶段2的输出通过可选缓冲器（5）提供。
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公开(公告)号：KR1019970000836B1
公开(公告)日：1997-01-20
申请号：KR1019920014316
申请日：1992-08-08
Applicant: 샤프 가부시키가이샤
IPC: G02F1/135
CPC classification number: G02B6/42 , G02F1/133524 , G02F1/135 , G02F2201/066
Abstract: 내용 없음.
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