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公开(公告)号：KR1020150116229A
公开(公告)日：2015-10-15
申请号：KR1020140041189
申请日：2014-04-07
Applicant: 서울대학교산학협력단
CPC classification number: H03L7/1075 , G04F10/005 , H03L7/093 , H03L7/0991 , H03L2207/50
Abstract: 본실시예에의한디지털위상고정루프는디지털제어코드에의하여출력신호의주파수가제어되는디지털제어발진기와, 디지털제어발진기의출력신호주파수를분주하여출력하는분주기와, 기준신호와분주기출력신호사이의주파수및 위상차를검출하여그에상응하는오차신호를출력하는시간-디지털변환기(Time to Digital Converter) 및오차신호를입력받아디지털제어코드를형성하는디지털루프필터(Digital Loop Filter)를포함하며, 디지털루프필터는, 인테그레이션이득(integration gain)을가지는인테그레이션경로(integration path)와, 인테그레이션경로의신호를부궤환(negative feedback)하는부궤환경로(negative feedback path)를가지며, 부궤환경로는인테그레이션경로의출력신호를스케일링이득값으로스케일링하는이득스케일러(gain scaler)를포함한다.
Abstract translation: 根据本发明实施例的数字锁相环包括：数字控制振荡器，用于使用数字控制码来控制输出信号的频率; 用于分频和输出数字控制振荡器的输出信号的频率的分频器; 时间数字转换器，用于检测参考信号和分频器的输出信号之间的频率和相位之间的差异，并输出对应于差分的误差信号; 以及用于接收误差信号并形成数字控制码的数字环路滤波器。 数字环路滤波器具有积分增益和负反馈路径的积分路径，用于相对于积分路径的信号进行负反馈，负反馈路径包括用于将积分路径的输出信号缩放的增益定标器 缩放增益的值。
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公开(公告)号：KR101590701B1
公开(公告)日：2016-02-02
申请号：KR1020140041189
申请日：2014-04-07
Applicant: 서울대학교산학협력단
Abstract: 본실시예에의한디지털위상고정루프는디지털제어코드에의하여출력신호의주파수가제어되는디지털제어발진기와, 디지털제어발진기의출력신호주파수를분주하여출력하는분주기와, 기준신호와분주기출력신호사이의주파수및 위상차를검출하여그에상응하는오차신호를출력하는시간-디지털변환기(Time to Digital Converter) 및오차신호를입력받아디지털제어코드를형성하는디지털루프필터(Digital Loop Filter)를포함하며, 디지털루프필터는, 인테그레이션이득(integration gain)을가지는인테그레이션경로(integration path)와, 인테그레이션경로의신호를부궤환(negative feedback)하는부궤환경로(negative feedback path)를가지며, 부궤환경로는인테그레이션경로의출력신호를스케일링이득값으로스케일링하는이득스케일러(gain scaler)를포함한다.
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公开(公告)号：KR101581528B1
公开(公告)日：2015-12-30
申请号：KR1020140009207
申请日：2014-01-24
Applicant: 서울대학교산학협력단
CPC classification number: H03L7/18 , H03K4/026 , H03L7/081 , H03L2207/50
Abstract: 본실시예에따른가변주파수신호합성기는기준신호와피드백클록신호의위상과주파수차이를검출하여검출된차이에상응하는오차신호(error signal)를출력하는시간디지털변환기(Time to Digital Converter)와, 디지털루프필터(Digital Loop Filter)와, 디지털제어발진기(Digital Controlled Oscillator) 및디지털제어발진기의출력신호를소정의분주비로분주하는제1 분주기를포함하는위상고정루프(Phase Locked Loop)와, 부호신호와위상변조된피드백클록신호를형성하는피드백클록형성부(Feedback clock generation unit) 및상기오차신호의차를상기부호신호에상응하는부호에따라누적하여주파수제어신호를형성하는주파수기울기트래커(Frequency Slope Tracker)를포함하며, 상기디지털제어발진기는상기주파수제어신호를인가받아주파수가변화하는출력신호를제공한다.
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公开(公告)号：KR1020150088661A
公开(公告)日：2015-08-03
申请号：KR1020140009207
申请日：2014-01-24
Applicant: 서울대학교산학협력단
Abstract: 본실시예에따른가변주파수신호합성기는기준신호와피드백클록신호의위상과주파수차이를검출하여검출된차이에상응하는오차신호(error signal)를출력하는시간디지털변환기(Time to Digital Converter)와, 디지털루프필터(Digital Loop Filter)와, 디지털제어발진기(Digital Controlled Oscillator) 및디지털제어발진기의출력신호를소정의분주비로분주하는제1 분주기를포함하는위상고정루프(Phase Locked Loop)와, 부호신호와위상변조된피드백클록신호를형성하는피드백클록형성부(Feedback clock generation unit) 및상기오차신호의차를상기부호신호에상응하는부호에따라누적하여주파수제어신호를형성하는주파수기울기트래커(Frequency Slope Tracker)를포함하며, 상기디지털제어발진기는상기주파수제어신호를인가받아주파수가변화하는출력신호를제공한다.
Abstract translation: 根据本发明实施例的可变频率信号合成器包括：时间 - 数字转换器，其检测参考信号和反馈时钟信号的相位和频率差，并输出与检测到的差相对应的误差信号;锁相环 其包括数字环路滤波器，数字控制器振荡器和以预设的分辨率分频数字控制振荡器的输出信号的第一分频器;反馈时钟产生单元，其根据与所述数字控制振荡器相对应的符号累积误差信号; 签署信号并形成频率控制信号。 数字控制振荡器通过施加频率控制信号来提供频率改变的输出信号。
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