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Patent Agency Ranking
公开(公告)号：WO2016076534A1
公开(公告)日：2016-05-19
申请号：PCT/KR2015/010394
申请日：2015-10-01
Applicant: 서울대학교산학협력단
Abstract: 뉴런 디바이스가 일반적으로 설명된다. 일 예시적인 뉴런 디바이스는 입력부, 시냅스부 및 출력부를 포함할 수 있다. 입력부는 복수의 입력 신호를 수신하도록 구성될 수 있다. 시냅스부는 입력부와 연결될 수 있고, 하나 이상의 시냅스 모듈을 포함할 수 있다. 하나 이상의 시냅스 모듈 각각은 직렬 연결된 복수의 시냅스 소자들을 포함할 수 있으며, 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 각각의 시냅스 소자는 플로팅 게이트 MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)로 형성될 수 있으며, 특정의 계수 정보를 가질 수 있다. 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자 중 하나는 입력부에 의하여 수신된 복수의 입력 신호 중 하나에 계수 정보를 적용하도록 구성될 수 있다. 출력부는 계수 정보가 적용된 복수의 입력 신호의 가중합을 구할 수 있으며, 이러한 가중합에 기초하여 출력 신호를 생성할 수 있다.
Abstract translation: 通常描述神经元装置。 一个示例性神经元装置可以包括输入单元，突触单元和输出单元。 输入单元可被配置为接收多个输入信号。 突触单元可以与输入单元连接，并且可以包括一个或多个突触模块。 一个或多个突触模块中的每一个可以包括串联连接的多个突触元件，并且可被配置为以时分复用模式操作。 每个突触元件可以形成为浮栅金属氧化物硅场效应晶体管（MOSFET），并且可以具有特定的系数信息。 在一个或多个突触模块中的每一个中，串联连接的多个突触元件中的一个可被配置为将系数信息应用于由输入单元接收的多个输入信号之一。 输出单元可以获得应用了系数信息的多个输入信号的加权和，并且可以基于加权和生成输出信号。
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公开(公告)号：WO2017023042A1
公开(公告)日：2017-02-09
申请号：PCT/KR2016/008386
申请日：2016-07-29
Applicant: 서울대학교산학협력단
Abstract: 딥 뉴런 네트워크를 형성하도록 구성되는 뉴런 어레이가 일반적으로 설명된다. 뉴런 어레이는 어레이부, 제1 프로세싱부 및 제2 프로세싱부를 포함할 수 있다. 어레이부는 하나 이상의 행 및 하나 이상의 열로 배열되는 하나 이상의 시냅스 디바이스를 포함할 수 있다. 제1 프로세싱부는 어레이부에 결합되고, 어레이부로 행 입력 신호를 입력하고, 어레이부로부터 행 출력 신호를 수신하도록 구성될 수 있다. 제2 프로세싱부는 어레이부에 결합되고, 어레이부로 열 입력 신호를 입력하고, 어레이부로부터 열 출력 신호를 수신하도록 구성될 수 있다. 어레이부는 제1 어레이 값 및 제2 어레이 값을 포함하는 선택 가능한 복수의 어레이 값을 가질 수 있다. 제1 프로세싱부 또는 제2 프로세싱부가 제1 어레이 값을 선택한 어레이부로부터 제1 어레이 값에 기초한 출력 신호를 수신하고 어레이부가 제2 어레이 값을 선택한 경우, 제1 프로세싱부 또는 제2 프로세싱부는 출력 신호에 기초하여 생성된 입력 신호를 제2 어레이 값을 선택한 어레이부에 입력하도록 구성될 수 있다.
Abstract translation: 通常描述配置成形成深神经网络的神经阵列。 神经阵列可以包括阵列单元，第一处理单元和第二处理单元。 阵列单元可以包括以一个或多个行和列排列的一个或多个突触装置。 第一处理单元可以被配置为耦合到阵列单元，向阵列单元输入行输入信号，并从阵列单元接收行输出信号。 第二处理单元可以被配置为耦合到阵列单元，将列输入信号输入到阵列单元，并且从阵列单元接收列输出信号。 阵列单元可以具有包括第一阵列值和第二阵列值的多个可选择阵列值。 当第一处理单元或第二处理单元从已经选择了第一阵列值的阵列单元基于第一阵列值接收输出信号，然后阵列单元选择第二阵列值时，第一处理单元或 第二处理单元可以将输出信号生成的输入信号输入到已经选择了第二阵列值的阵列单元。
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公开(公告)号：KR101701250B1
公开(公告)日：2017-02-01
申请号：KR1020150109503
申请日：2015-08-03
Applicant: 서울대학교산학협력단
Abstract: 딥뉴런네트워크를형성하도록구성되는뉴런어레이가일반적으로설명된다. 뉴런어레이는어레이부, 제1 프로세싱부및 제2 프로세싱부를포함할수 있다. 어레이부는하나이상의행 및하나이상의열로배열되는하나이상의시냅스디바이스를포함할수 있다. 제1 프로세싱부는어레이부에결합되고, 어레이부로행 입력신호를입력하고, 어레이부로부터행 출력신호를수신하도록구성될수 있다. 제2 프로세싱부는어레이부에결합되고, 어레이부로열 입력신호를입력하고, 어레이부로부터열 출력신호를수신하도록구성될수 있다. 어레이부는제1 어레이값 및제2 어레이값을포함하는선택가능한복수의어레이값을가질수 있다. 제1 프로세싱부또는제2 프로세싱부가제1 어레이값을선택한어레이부로부터제1 어레이값에기초한출력신호를수신하고어레이부가제2 어레이값을선택한경우, 제1 프로세싱부또는제2 프로세싱부는출력신호에기초하여생성된입력신호를제2 어레이값을선택한어레이부에입력하도록구성될수 있다.
Abstract translation: 通常描述配置成形成深神经网络的神经阵列。 神经阵列可以包括阵列单元，第一处理单元和第二处理单元。 阵列单元可以包括以一个或多个行和列排列的一个或多个突触装置。 第一处理单元可以被配置为耦合到阵列单元，向阵列单元输入行输入信号，并从阵列单元接收行输出信号。 第二处理单元可以被配置为耦合到阵列单元，将列输入信号输入到阵列单元，并且从阵列单元接收列输出信号。 阵列单元可以具有包括第一阵列值和第二阵列值的多个可选择阵列值。 当第一处理单元或第二处理单元从已经选择了第一阵列值的阵列单元基于第一阵列值接收输出信号，然后阵列单元选择第二阵列值时，第一处理单元或 第二处理单元可以将输出信号生成的输入信号输入到已经选择了第二阵列值的阵列单元。
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公开(公告)号：KR101727546B1
公开(公告)日：2017-05-02
申请号：KR1020150111673
申请日：2015-08-07
Applicant: 서울대학교산학협력단
Abstract: 뉴런디바이스가일반적으로설명된다. 일예시적인뉴런디바이스는입력부, 시냅스부및 출력부를포함할수 있다. 입력부는복수의입력신호를수신하도록구성될수 있다. 시냅스부는입력부와연결될수 있고, 하나이상의시냅스모듈을포함할수 있다. 하나이상의시냅스모듈각각은직렬연결된복수의시냅스소자들을포함할수 있으며, 시분할다중화방식으로동작하도록구성될수 있다. 각각의시냅스소자는플로팅게이트 MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)로형성될수 있으며, 특정의계수정보를가질수 있다. 하나이상의시냅스모듈각각에서, 직렬연결된복수의시냅스소자중 하나는입력부에의하여수신된복수의입력신호중 하나에계수정보를적용하도록구성될수 있다. 출력부는계수정보가적용된복수의입력신호의가중합을구할수 있으며, 이러한가중합에기초하여출력신호를생성할수 있다.
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公开(公告)号：KR1020160056779A
公开(公告)日：2016-05-20
申请号：KR1020150111673
申请日：2015-08-07
Applicant: 서울대학교산학협력단
Abstract: 뉴런디바이스가일반적으로설명된다. 일예시적인뉴런디바이스는입력부, 시냅스부및 출력부를포함할수 있다. 입력부는복수의입력신호를수신하도록구성될수 있다. 시냅스부는입력부와연결될수 있고, 하나이상의시냅스모듈을포함할수 있다. 하나이상의시냅스모듈각각은직렬연결된복수의시냅스소자들을포함할수 있으며, 시분할다중화방식으로동작하도록구성될수 있다. 각각의시냅스소자는플로팅게이트 MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)로형성될수 있으며, 특정의계수정보를가질수 있다. 하나이상의시냅스모듈각각에서, 직렬연결된복수의시냅스소자중 하나는입력부에의하여수신된복수의입력신호중 하나에계수정보를적용하도록구성될수 있다. 출력부는계수정보가적용된복수의입력신호의가중합을구할수 있으며, 이러한가중합에기초하여출력신호를생성할수 있다.
Abstract translation: 通常描述神经元装置。 一个示例性神经元装置可以包括输入单元，突触单元和输出单元。 输入单元可被配置为接收多个输入信号。 突触单元可以与输入单元连接，并且可以包括一个或多个突触模块。 一个或多个突触模块中的每一个可以包括串联连接的多个突触元件，并且可被配置为以时分复用模式操作。 每个突触元件可以形成为浮栅金属氧化物硅场效应晶体管（MOSFET），并且可以具有特定的系数信息。 在一个或多个突触模块中的每一个中，串联连接的突触元件之一可以被配置为将系数信息应用于由输入单元接收的输入信号之一。 输出单元可以获得应用了系数信息的输入信号的加权和，并且可以基于加权和生成输出信号。
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