公开(公告)号：KR101069361B1

公开(公告)日：2011-09-30

申请号：KR1020090062606

申请日：2009-07-09

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/06 ,  H01L29/775

Abstract: 본 발명은 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 핀 형상의 채널영역 양측으로 제 1 게이트 절연막을 형성하고, 각 측면의 제 1 게이트 절연막 상에 채널을 따라 2개의 사이드 게이트와 컨트롤 게이트를 형성함으로써, 하나의 실리콘 핀에 2개의 양자점을 형성할 수 있고, 상기 사이드 게이트를 측벽 게이트로 형성함으로써, 컨트롤 게이트의 단면적을 얼마든지 줄일 수 있게 됨에 따라 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 되었으며, 양자점을 수직 채널에 형성함으로써, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 효과가 있다.
수직 채널, 양자점, 단전자 트랜지스터, SET

公开(公告)号：KR1020110005079A

公开(公告)日：2011-01-17

申请号：KR1020090062606

申请日：2009-07-09

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/06 ,  H01L29/775

Abstract: PURPOSE: A single electron transistor and a method for manufacturing the same are provided to form two quantum dots on one silicon pin by forming two side gates and control gates on a first gate insulating film along a channel. CONSTITUTION: A silicon layer(16a) includes a vertical pin shaped channel region on a buried oxide film of a silicon-on-insulator substrate(14). A first gate insulating film(62) forms at vertical pin side on the channel region. A first side gate(71) and a second side gate(72) are separately formed on the buried oxide film. A control gate(82) is formed on the buried oxide film. The side gates and the control gate are symmetrically formed at both sides of the channel region.

Abstract translation: 目的：提供单电子晶体管及其制造方法，通过沿通道在第一栅极绝缘膜上形成两个侧栅极和控制栅极，在一个硅芯上形成两个量子点。 构成：硅层（16a）包括在绝缘体上硅衬底（14）的掩埋氧化膜上的垂直引脚形沟道区。 第一栅极绝缘膜（62）在沟道区域的垂直销侧形成。 第一侧栅极（71）和第二侧栅极（72）分别形成在掩埋氧化膜上。 在掩埋氧化膜上形成控制栅极（82）。 侧栅极和控制栅对称地形成在沟道区域的两侧。

公开(公告)号：KR101208969B1

公开(公告)日：2012-12-06

申请号：KR1020100056778

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/78 ,  H01L21/336

Abstract: 본발명은단전자트랜지스터및 그공정방법에관한것으로, 더욱상세하게는리세스된(recessed) 채널을갖도록함으로써, 누설전류로작용하는 MOSFET 성분전류를최대한줄이면서, 양자점에영향을미치는컨트롤게이트의커패시턴스값이최소가되도록하여동작온도를높일수 있는함은물론, 상기리세스된채널과일함수차이가나는물질을양측사이드게이트로형성함으로써, 종래와같은바이어스인가없이도일함수차이로채널에터널링장벽이형성되도록한 일함수차이를이용한확장된리세스채널을갖는단전자트랜지스터및 그공정방법에관한것이다.

公开(公告)号：KR101110736B1

公开(公告)日：2012-02-15

申请号：KR1020090100345

申请日：2009-10-21

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/78

Abstract: 본 발명은 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법에 관한 것으로, 리세스된 실리콘 핀에 채널이 형성되도록 함으로써, 채널길이를 길게 확장하여 누설전류로 작용하는 MOSFET 전류를 획기적으로 줄일 수 있고, 열산화공정 및 측벽공정에 의하여 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값이 최소가 되도록 함으로써, 동작온도를 높일 수 있는 효과가 있다.
리세스, 채널, 양자점, 단전자, 트랜지스터, SET

公开(公告)号：KR1020110136641A

公开(公告)日：2011-12-21

申请号：KR1020100056778

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78696 ,  H01L21/02225 ,  H01L29/4232 ,  H01L29/66348

Abstract: PURPOSE: A single electron transistor and a process method thereof are provided to form a tunneling barrier on a channel without bias approval by forming a material, which has a work function difference with the recessed channel, into a side gate. CONSTITUTION: Silicon layers(14,16) have a recessed channel area on the filled oxide layer of a SOI substrate. A first gate insulating layer(80) is formed on the channel area. A first and a second side gate(92) are formed between the first gate insulating layers. The first and the second side gate are formed into the material which has a work function difference with the recessed channel. A control gate(66a) is formed on the filled oxide layer between second gate insulating layers(82a).

Abstract translation: 目的：提供单电子晶体管及其处理方法，以在通道上形成隧道势垒，而不需要通过形成与凹陷通道的功函数差异的材料进入侧浇口来进行偏压认证。 构成：硅层（14,16）在SOI衬底的填充氧化物层上具有凹陷的沟道区域。 第一栅绝缘层（80）形成在沟道区上。 第一和第二侧栅极（92）形成在第一栅极绝缘层之间。 第一和第二侧门形成与凹陷通道具有功函数差异的材料。 在第二栅极绝缘层（82a）之间的填充氧化物层上形成控制栅极（66a）。

公开(公告)号：KR1020110043295A

公开(公告)日：2011-04-27

申请号：KR1020090100345

申请日：2009-10-21

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/02225 ,  H01L21/2255 ,  H01L29/4232

Abstract: PURPOSE: A single electron transistor with an extended channel and a processing method thereof are provided to reduce a MOSFET current by forming a channel in a recessed silicon fin. CONSTITUTION: A silicon layer(18) is vertically recessed to have a recessed channel region on a buried oxide layer of an SOI substrate. A first gate insulating layer is formed on the channel region. A first side gate and a second side gate are separated on both edges of the channel region in a channel direction while interposing the first gate insulating layer. A control gate(66a) is formed on the buried oxide layer. The second gate insulation layer is formed between each side gate(92) and the control gate.

Abstract translation: 目的：提供具有扩展通道的单电子晶体管及其处理方法，以通过在凹陷硅片中形成通道来减小MOSFET电流。 构成：硅层（18）被垂直凹入，以在SOI衬底的掩埋氧化物层上具有凹陷沟道区域。 在沟道区上形成第一栅极绝缘层。 第一侧栅极和第二侧栅极在沟道方向的两个边缘上分开，同时插入第一栅极绝缘层。 在掩埋氧化物层上形成控制栅极（66a）。 第二栅极绝缘层形成在每个侧栅极（92）和控制栅极之间。