公开(公告)号：KR2020000011954U

公开(公告)日：2000-07-05

申请号：KR2019980024752

申请日：1998-12-11

Applicant: 엘지정보통신주식회사

Inventor： 박우식

IPC: H04M3/08 ,  H04M3/22

Abstract: 본 고안은 교환기 시스템내 보드 탈실장시 오동작 방지 회로에 관한 것으로, 버스 구조로 여러 보드(또는 카드)가 슬롯에 꽂혀서 하나의 백플레인 상에서 동작하는 시스템에서 전원이 인가되어 동작중인 시스템에 기능 확장 등을 위해 빈 슬롯에 추가적으로 보드를 꽂거나 점검을 위해 보드를 뺐다가 다시 꽂는 경우 보드내에서 발생되는 과도상태의 비정상적인 제어신호를 차단하여 안정한 제어신호를 발생시키는 제어신호 안정화 회로를 포함하여 구성되며,상기 제어신호 안정화 회로는, 백플레인의 버스에 연결되는 버퍼의 입출력을 제어하도록 액티브 하이로 동작하는 제어 로직부와, 상기 제어 로직부로부터 발생되는 과도상태의 비정상적인 제어신호를 차단하는 제어신호 안정화부를 포함하여 구성된 것을 특징으로 하며, 삽입되는 보드가 시스� �에 주는 영향을 최소화하는 회로를 구성함으로써 특히 전전자 교환기 등의 시스템 등에 적용하면 운용 중 시스템내의 보드 탈/실장 등의 문제에 있어서 보다 시스템의 안정성을 향상시킨다.

公开(公告)号：KR1020010028132A

公开(公告)日：2001-04-06

申请号：KR1019990040201

申请日：1999-09-17

Applicant: 엘지정보통신주식회사

Inventor： 박우식

IPC: H04L12/16

Abstract: PURPOSE: An apparatus for changing an FPGA(Filed Programmable Gate Array) logic circuit within a terminal device board capable of communicating with a host device is provided to perform a telecommunication to change logic configuration data so as to reduce a maintenance time and a cost. CONSTITUTION: If version information of latest FPGA(Filed Programmable Gate Array) logic configuration data is received from a remote host device(20), an FPGA board(30) compares the received latest version information with version information of existing FPGA logic configuration data. The FPGA board(30) decides whether the existing version information and the latest version information are the same. If so, the FPGA board(30) performs a normal function. If the existing version and the latest version information are not the same, the FPGA board(30) receives latest FPGA logic configuration data through a telecommunication function unit(32), and stores the received data in a memory(33). The FPGA board(30) updates data of an FPGA logic configuration data storage area of a flash memory(36). If a data storage is completed in the flash memory(37), a logic configuration controller(37) generates a control signal, and starts a logic configuration of an FPGA(35).

Abstract translation: 目的：提供一种用于改变能够与主机设备进行通信的终端设备板内的FPGA（Filed Programmable Gate Array，逻辑可编程门阵列）逻辑电路的装置，以执行通信以改变逻辑配置数据，从而减少维护时间和成本。 规定：如果从远程主机设备（20）接收到最新的FPGA（归档可编程门阵列）逻辑配置数据的版本信息，则FPGA板（30）将接收到的最新版本信息与现有FPGA逻辑配置数据的版本信息进行比较。 FPGA板（30）决定现有版本信息和最新版本信息是否相同。 如果是这样，则FPGA板（30）执行正常功能。 如果现有版本和最新版本信息不同，则FPGA板（30）通过电信功能单元（32）接收最新的FPGA逻辑配置数据，并将接收的数据存储在存储器（33）中。 FPGA板（30）更新闪速存储器（36）的FPGA逻辑配置数据存储区域的数据。 如果在闪速存储器（37）中完成数据存储，则逻辑配置控制器（37）产生控制信号，并启动FPGA（35）的逻辑配置。

公开(公告)号：KR200348445Y1

公开(公告)日：2004-07-30

申请号：KR2019980024752

申请日：1998-12-11

Applicant: 엘지정보통신주식회사

Inventor： 박우식

IPC: H04M3/08 ,  H04M3/22

Abstract: 본 고안은 교환기 시스템내 보드 탈실장시 오동작 방지 회로에 관한 것으로, 버스 구조로 여러 보드(또는 카드)가 슬롯에 꽂혀서 하나의 백플레인 상에서 동작하는 시스템에서 전원이 인가되어 동작중인 시스템에 기능 확장 등을 위해 빈 슬롯에 추가적으로 보드를 꽂거나 점검을 위해 보드를 뺐다가 다시 꽂는 경우 보드내에서 발생되는 과도상태의 비정상적인 제어신호를 차단하여 안정한 제어신호를 발생기키는 제어신호 안정화 회로를 포함하여 구성되며, 상기 제어신호 안정화 회로는, 백플레인의 버스에 연결되는 버퍼의 입출력을 제어하도록 액티브 하이로 동작하는 제어 로직부와, 상기 제어 로직부로부터 발생되는 과도상태의 비정상적인 제어신호를 차단하는 제어신호 안정화부를 포함하여 구성된 것을 특징으로 하며, 삽입되는 보드가 시스� ��에 주는 영향을 최소화하는 회로를 구성함으로써 특히 전전자 교환기등의 시스템 등에 적용하면 운용 중 시스템내의 보드 탈/실장 등의 문제에 있어서 보다 시스템의 안전성을 향상시킨다.

公开(公告)号：KR2019990031230U

公开(公告)日：1999-07-26

申请号：KR2019970043939

申请日：1997-12-30

Applicant: 엘지정보통신주식회사

Inventor： 박우식

IPC: G06F13/00

Abstract: 본 고안은 시스템 회로보드를 호환성이 없는 중앙처리장치를 이용하여 업그레이드하는 경우에 기존의 중앙처리장치에 맞도록 설계된 논리회로를 그대로 사용하면서 업그레이드를 위한 중앙처리장치의 버스동작에 맞게끔 시스템 내의 자원을 중앙처리장치에 연결시키기 위한 논리정합장치에 관한 것으로, 임의의 중앙처리장치로 된 프로세서와 상기 프로세서의 제어신호에 따라 주변 디바이스부를 제어하는 제어로직부 사이에 게재되어 상호 호환성이 없는 상위 중앙처리장치로 업그레이드하기 위한 논리정합장치는, 하위 중앙처리장치의 어드레스 스트로브 신호와 동일한 동작특성을 갖는 신호생성을 위한 어드레스 디코더 정합부와, 버스종료의 자원에 따른 버스전송 종료 인식신호를 하나의 전송인식신호로 출력시켜 32비트 포트전송을 가능하게 하는 버스동작제어 정합부와, 캐쉬를 사용하는 자원에 대해서 디코딩될 때 항상 캐쉬제어 단자를 인에이블 시켜주기 위한 캐쉬제어 정합부, 및 주변 디바이스에 대한 리셋신호와 구별하여 리셋조건에 맞게 버스예외제어신호를 출력하는 버스예외제어 정합부로 구성된 것을 특징으로 한다.

公开(公告)号：KR1019980043765A

公开(公告)日：1998-09-05

申请号：KR1019960061727

申请日：1996-12-04

Applicant: 엘지정보통신주식회사

Inventor： 박우식

IPC: H04L12/28

Abstract: 본 발명은 대용량의 ICPS(Information Communication Processing System)에서 직렬 통신 회로에 관한 것으로, 특히 버스 구조의 마이크로프로세서 응용 시스템에서 간단한 회로의 구성으로 외부 시스템과의 직렬 통신을 고속으로 처리하도록 한 대용량 ICPS에서 고속 직렬 통신 회로에 관한 것이다.
종래에는 쉬프트 레지스터를 사용하여 회로가 복잡하고 클럭의 상승과 하강 시간에 여러 개의 쉬프트 레지스터를 건너 뛸 수 있어 고속 데이타 전송에 부적합할 뿐만 아니라 데이타 전송 시에 쉬프트하므로 초기 설정 값과 다른 데이타를 가질 수 있는 문제점이 있었다.
본 발명에 의해 쉬프트 레지스터를 사용하지 않고 전송할 데이타의 버스트(Burst)만큼 데이타 버스에 병렬로 접속하는 래치를 사용하여 데이타 버스나 입력 버퍼를 통해 전송될 데이타를 순차적으로 저장하였다가 디코더의 래치 제어 신호에 따라 데이타 출력 래치 버퍼를 통해 출력하므로서, 간단한 회로의 구성으로 데이타가 한꺼번에 여러개 지나치는 에러가 발생하지 않아 고속 직렬 통신이 가능하다.