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公开(公告)号：KR102232922B1
公开(公告)日：2021-03-29
申请号：KR1020140103762A
申请日：2014-08-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 본 발명에 따른 스태틱 랜덤 액세스 메모리 장치는, 데이터 신호의 로직 상태에 응답하여 메모리 셀과 연결된 제 1 비트 라인 및 제 2 비트 라인 중 하나를 플로팅 시키고 다른 하나의 비트 라인에는 쓰기 전압을 인가하는 쓰기 드라이버, 상기 플로팅된 비트 라인의 전압을 입력받아 쓰기 실패 신호를 출력하는 쓰기 실패 감지부, 그리고 상기 쓰기 실패 신호에 응답하여 쓰기 보조 전압을 생성하는 보조 전압 생성부를 포함하되, 상기 쓰기 드라이버는 상기 쓰기 보조 전압을 상기 쓰기 전압을 인가한 비트 라인에 추가로 공급한다.
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公开(公告)号：WO2013109003A1
公开(公告)日：2013-07-25
申请号：PCT/KR2012/011698
申请日：2012-12-28
Applicant: 연세대학교 산학협력단
IPC: G11C29/00
CPC classification number: G11C29/50 , G11C11/41 , G11C2029/5002
Abstract: 본 발명은 정적 램의 수율을 추정하는 방법 및 장치에 관한 것으로, 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에만 노이즈 소스를 형성하는 단계; 상기 노이즈 소스 또는 상기 비트셀의 두 개의 액세스 트랜지스터의 게이트 전압을 스윕하여 상기 비트셀의 데이터가 플립되는 전압을 측정함으로써 메트릭을 측정하는 단계; 상기 메트릭을 이용하여 상기 정적 램의 다수의 비트셀의 메트릭 값들에 대한 정규 확률도를 생성하는 단계; 및 상기 정규 확률도를 이용하여 상기 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 정적 램의 수율 추정 방법을 제공한다. 이에 따라, SRAM의 읽기 안정성 메트릭(Read Stability Metric) 및 쓰기 능력 메트릭(Write Ability Metric)에 대한 보다 정확한 수율 추정(yield estimation)이 가능하다.
Abstract translation: 本发明涉及一种用于估计静态RAM的产量的方法和装置，以及用于估计静态RAM的产量的方法，包括以下步骤：仅在存储位单元的数据的两个存储节点中的一个之间形成噪声源 以及所述两个反相器之一的所述输入端子，所述输入端子以交叉耦合形式连接所述位单元; 通过扫描比特单元或噪声源的两个存取晶体管的栅极电压并测量位单元的数据被翻转的电压来测量度量; 使用度量相对于静态RAM的多个比特单元的度量值生成正态概率图; 以及使用正常概率图计算度量值属于预定范围的概率，并且基于所计算的概率来估计静态RAM的收益率。 因此，可以相对于SRAM的读取稳定性度量和写入能力度量来实现更准确的产量估计。
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公开(公告)号：KR20180032118A
公开(公告)日：2018-03-29
申请号：KR20160120927
申请日：2016-09-21
Applicant: 연세대학교 산학협력단
IPC: G11C11/417 , G11C5/14
CPC classification number: G11C11/417 , G11C5/148
Abstract: 본발명은정적랜덤액세스메모리장치및 그구동방법을개시한다. 본발명의일실시예에따른메모리장치는상호간에교차되게연결되는제1 및제2 인버터, 상기제1 인버터의입력단및 상기제2 인버터의출력단에드레인단이연결되고, 제1 로컬비트라인에소스단이연결되고, 제1 워드라인에게이트단이연결되는제1 패스게이트트랜지스터, 상기제1 인버터의출력단및 상기제2 인버터의입력단에소스단이연결되고, 제2 로컬비트라인에드레인단이연결되고, 상기제1 워드라인에게이트단이연결되는제2 패스게이트트랜지스터를각각포함하는적어도하나이상의비트셀들; 및상기제1 인버터및 상기제2 인버터의전원입력단에드레인단이연결되는쓰기지원트랜지스터를포함하고, 상기쓰기지원트랜지스터는, 쓰기동작시, 상기적어도하나이상의비트셀들중 선택된비트셀의그라운드전압을일시적으로차단한다.
Abstract translation: 本发明公开了一种静态随机存取存储器件及其驱动方法。 根据本发明实施例的存储器件包括以交叉方式彼此连接的第一和第二反相器，连接到第一反相器的输入端子和第二反相器的输出端子的漏极端子， 并且，源极端子与第一反相器的输出端子连接，漏极端子与第二局部位线连接，栅极端子与第二局部位线连接， 至少一个位单元，每个位单元包括具有连接到一个字线的栅极的第二传输门晶体管; 以及耦合到所述第一反相器和所述第二反相器的电源输入端的写使能晶体管，其中所述写使能晶体管适于控制所述至少一个位单元中的选定一个的位电压 暂时关闭。
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公开(公告)号：KR1020170132056A
公开(公告)日：2017-12-01
申请号：KR1020160063073
申请日：2016-05-23
Applicant: 연세대학교 산학협력단
IPC: G11C11/419 , G11C11/412 , G11C7/12 , G11C8/08
Abstract: 본발명은정적랜덤액세스메모리셀 및그 동작방법에관한것으로, 정적랜덤액세스메모리셀은제1 및제2 풀업(pull-up) 트랜지스터, 제1 내지제4 풀다운(pull-down) 트랜지스터, 제1 및제2 패스게이트(pass-gate) 트랜지스터를포함하고, 상기제1 풀업트랜지스터는, 제1 노드에서상기제1 풀업트랜지스터의드레인이상기제1 풀다운트랜지스터의드레인과결합하고, 상기제1 풀업트랜지스터는, 제3 노드에서상기제1 풀업트랜지스터의게이트가상기제2 풀다운트랜지스터의게이트와결합하고, 상기제2 풀업트랜지스터는, 제2 노드에서상기제2 풀업트랜지스터의드레인이상기제3 풀다운트랜지스터의드레인과결합하고, 상기제2 풀업트랜지스터는, 제4 노드에서상기제2 풀업트랜지스터의게이트가상기제4 풀다운트랜지스터의게이트와결합하고, 상기제1 풀다운트랜지스터는, 제5 노드에서상기제1 풀다운트랜지스터의소스가상기제1 패스게이트트랜지스터의드레인및 상기제2 풀다운트랜지스터의드레인과결합한다.
Abstract translation: 静态随机存取存储器单元包括第一和第二上拉晶体管，第一到第四下拉晶体管，第一和第二 其中，第一上拉晶体管在第一节点处耦合到第一上拉晶体管的第一上拉晶体管的漏极，并且第一上拉晶体管连接到第三上拉晶体管的漏极， 第一上拉晶体管的下拉晶体管和第二上拉晶体管在第二节点处耦合到第二上拉晶体管的第二上拉晶体管的第二上拉晶体管的漏极， 第二上拉晶体管在第四节点处耦合到第二上拉晶体管的栅极下拉晶体管的栅极， 德和与所述第二下拉晶体管的漏极和源极的虚拟基础的漏极结合的第一传输门的第一下拉晶体管的晶体管。
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公开(公告)号：KR1020170021524A
公开(公告)日：2017-02-28
申请号：KR1020150116014
申请日：2015-08-18
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C11/413 , G11C7/12
CPC classification number: G11C11/419 , G11C7/18 , G11C2207/002
Abstract: 반도체메모리장치가제공된다. 상기반도체메모리장치는, SRAM(Static Random Access Memory) 셀, 제1 비트라인과상기제1 비트라인과다른제2 비트라인을통해상기 SRAM 셀에접속되고, 상기 SRAM 셀에저장된데이터를센싱하는센싱회로, 및상기제1 및제2 비트라인을통해상기 SRAM 셀에접속되고, 상기제1 비트라인을공급전압보다낮은제1 전압으로프리차지하고, 상기제2 비트라인을상기공급전압보다낮고상기제1 전압과다른제2 전압으로프리차지하는비트라인전압조절회로를포함한다.
Abstract translation: 提供了一种半导体存储器件。 的半导体存储器件，通过另一第二位线和所述第一位线和一个SRAM（静态随机存取存储器）单元，包括：耦合到所述SRAM单元中，感测，用于感测存储在SRAM单元中的数据的第一位线 电路，并通过第一mitje第二位线连接到SRAM单元，它占释放所述第一位线的第一电压比电源电压低时，低和所述第二位线比所述第一供应电压 以及位线电压调节电路，用于将第二电压预充电到与第一电压不同的第二电压。
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Patent Agency Ranking
公开(公告)号：KR101385109B1
公开(公告)日：2014-04-16
申请号：KR1020120095601
申请日：2012-08-30
Applicant: 연세대학교 산학협력단
IPC: G11C29/00
Abstract: 본 발명은 정적 램의 수율을 추정하는 방법 및 장치에 관한 것으로, 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에만 노이즈 소스를 형성하는 단계; 상기 노이즈 소스 또는 상기 비트셀의 두 개의 액세스 트랜지스터의 게이트 전압을 스윕하여 상기 비트셀의 데이터가 플립되는 전압을 측정함으로써 메트릭을 측정하는 단계; 상기 메트릭을 이용하여 상기 정적 램의 다수의 비트셀의 메트릭 값들에 대한 정규 확률도를 생성하는 단계; 및 상기 정규 확률도를 이용하여 상기 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 정적 램의 수율 추정 방법을 제공한다. 이에 따라, SRAM의 읽기 안정성 메트릭(Read Stability Metric) 및 쓰기 능력 메트릭(Write Ability Metric)에 대한 보다 정확한 수율 추정(yield estimation)이 가능하다.
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公开(公告)号：KR101948415B1
公开(公告)日：2019-02-14
申请号：KR1020170028770
申请日：2017-03-07
Applicant: 연세대학교 산학협력단
IPC: G11C11/413 , G11C11/419
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公开(公告)号：KR1020170120412A
公开(公告)日：2017-10-31
申请号：KR1020160048867
申请日：2016-04-21
Applicant: 연세대학교 산학협력단
IPC: G11C11/419 , G11C11/413 , G11C7/12 , G11C7/10
CPC classification number: G11C11/419 , G11C7/12
Abstract: 일실시예에따른로컬비트라인공유메모리소자는로컬비트라인페어를공유하는복수의메모리셀들, 기록비트라인페어와연결되어상기로컬비트라인페어를미리충전하는프리차징부및 상기메모리셀들중 선택된메모리셀에서프리차징된 비트라인의전압을방전시키는경우의데이터를판독하는데이터판독부를포함한다.
Abstract translation: 根据一个实施例的局部位线共享存储器件包括共享局部位线对的多个存储器单元，耦合到写入位线对以预充电局部位线对的预充电单元， 以及数据读取单元，用于在放电所选存储器单元中的预充电位线的电压的情况下读取数据。
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公开(公告)号：KR101727262B1
公开(公告)日：2017-04-17
申请号：KR1020150157558
申请日：2015-11-10
Applicant: 연세대학교 산학협력단
IPC: G11C11/416 , G11C11/419 , G11C11/413 , G11C11/412 , G11C8/08 , G11C7/22
Abstract: 본발명은저전력으로구동가능한쓰기보조회로, 그를포함하는정적랜덤액세스메모리, 및그 구동방법에관한것이다. 본발명의일 실시예에따른정적랜덤액세스메모리는, 셀전원전압이공급되는전원전압노드, 및접지전압이공급되는접지전압노드사이에연결된적어도하나의비트셀; 및상기비트셀에대한쓰기동작시, 상기전원전압노드의전압을상기셀 전원전압보다낮은제1 목표전압까지낮추고, 상기접지전압노드의전압을상기접지전압보다높은제2 목표전압까지높여쓰기보조를수행하는제어부를포함할수 있다. 본발명의일 실시예에따른쓰기보조회로는, 전원전압노드및 접지전압노드사이의전하공유(charge sharing)에의해쓰기보조를효율적으로수행할수 있다.
Abstract translation: 本发明涉及一种可用低功率驱动的写入辅助电路，一种包括该写入辅助电路的静态随机存取存储器以及一种驱动方法。 根据本发明实施例的静态随机存取存储器包括：连接在供应单元电源电压的电源电压节点和供应接地电压的接地电压节点之间的至少一个位单元; 以及控制电路，用于将电源电压节点的电压降低至低于电池单元电源电压的第一目标电压，并且将接地电压节点的电压升高至高于地电压的第二目标电压， 以及用于执行控制的控制单元。 根据本发明实施例的写入辅助电路可以通过电源电压节点与接地电压节点之间的电荷共享有效地执行写入辅助。
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公开(公告)号：KR1020130085917A
公开(公告)日：2013-07-30
申请号：KR1020120095601
申请日：2012-08-30
Applicant: 연세대학교 산학협력단
IPC: G11C29/00
CPC classification number: G11C29/50 , G11C11/41 , G11C2029/5002 , G11C2029/5004
Abstract: PURPOSE: A yield estimating method of a static RAM and a yield estimating device of the static RAM are provided to accurately calculate the probability of failure of the reading/writing operation, thereby accurately estimating the yield of the static RAM. CONSTITUTION: A noise source (VN1) is formed between one storage node (Na) among two storage nodes which stores the data of a bit cell (110) and an input terminal (Nd) of a first inverter of the bit cell. A metric measuring unit (120) measures the voltage of the noise source in which the data of bit cell is flipped by sweeping the voltage of the noise source, thereby measuring the read stability metric. In the interval of the other storage node among the two nodes and the input terminal of the other inverter among the two inverters, the noise voltage is not applied. [Reference numerals] (120) Metric measuring unit; (130) Yield estimation unit
Abstract translation: 目的：提供静态RAM的产量估计方法和静态RAM的产量估计装置，以准确地计算读/写操作的故障概率，从而准确估计静态RAM的产量。 构成：在存储位单元（110）的数据和位单元的第一反相器的输入端（Nd）的两个存储节点中的一个存储节点（Na）之间形成噪声源（VN1）。 度量测量单元（120）通过扫描噪声源的电压来测量其中翻转位单元的数据的噪声源的电压，从而测量读稳定性度量。 在两个逆变器中的两个节点和另一个逆变器的输入端之间的另一个存储节点的间隔中，不施加噪声电压。 （附图标记）（120）公制测量单元; （130）产量估算单位
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