公开(公告)号：KR1020090014491A

公开(公告)日：2009-02-11

申请号：KR1020070078486

申请日：2007-08-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준 ,  김경민

IPC: H01L27/115

CPC classification number: H01L45/06 ,  G11C13/0004 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144

Abstract: A resistance switching element is provided to reduce driving voltage while reducing power consumption by using an insulating layer including the resistance change layer. A resistance switching element includes a bottom electrode(110), insulating layer(120) on the bottom electrode and upper electrode(130) formed on the insulating layer. An insulating layer comprises one of the buffer layer(121) and resistance change layer(122). The buffer layer includes the transition metal oxide thin film, and the resistance change layer includes the chalcogenide system compound thin film. The buffer layer is formed on the bottom electrode, and the resistance change layer is formed on the buffer layer.

Abstract translation: 提供电阻切换元件以通过使用包括电阻变化层的绝缘层来降低驱动电压同时降低功耗。 电阻切换元件包括底电极（110），底电极上的绝缘层（120）和形成在绝缘层上的上电极（130）。 绝缘层包括缓冲层（121）和电阻变化层（122）之一。 缓冲层包括过渡金属氧化物薄膜，电阻变化层包括硫族化物系复合薄膜。 缓冲层形成在底部电极上，电阻变化层形成在缓冲层上。

公开(公告)号：KR101029041B1

公开(公告)日：2011-04-15

申请号：KR1020070053722

申请日：2007-06-01

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준

IPC: H01L27/115 ,  H01L21/8247

Abstract: 전하트랩 플래시 기억소자 및 그 제조방법이 개시된다. 본 발명에 따른 전하트랩 플래시 기억소자는 채널영역에 의해 분리된 소스영역과 드레인영역을 갖는 반도체 기판 상에 터널링 절연막과 칼코제나이드계 화합물 박막으로 이루어진 전하트랩층을 차례로 구비한다. 그리고 전하트랩층 상에 블로킹 절연막과 콘트롤 게이트를 차례로 구비한다. 본 발명에 따른 전하트랩 플래시 기억소자 제조방법에서는 반도체 기판 상에 터널링 절연막을 형성하고 터널링 절연막 상에 전하트랩층으로서 칼코제나이드계 화합물 박막을 형성한다. 그리고 전하트랩층 상에 블로킹 절연막을 형성한 후 블로킹 절연막 상에 콘트롤 게이트를 형성한다. 본 발명에 따르면, 전하트랩층으로 실리콘 질화막보다 트랩의 밀도가 높고, 벌크 내부에 안정된 트랩을 함유하고 있는 칼코제나이드계 화합물을 사용함으로써 데이터 유지 기능 특성을 향상시킬 수 있다.
CTF, SONOS, GST, 전하트랩층, 플래시 기억소자

公开(公告)号：KR100905420B1

公开(公告)日：2009-07-02

申请号：KR1020070078486

申请日：2007-08-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준 ,  김경민

IPC: H01L27/115

Abstract: 저항변화기록소자, 그 제조방법, 정보기록방법 및 정보판독방법을 개시한다. 본 발명에 따른 저항변화기록소자는 하부전극과, 전이금속 산화물 박막을 포함하여 이루어진 버퍼층 및 칼코제나이드계 화합물 박막을 포함하여 이루어진 저항변화층 중 적어도 각 하나를 구비하고 하부전극 상에 형성된 절연층과, 절연층 상에 형성된 상부전극을 구비한다. 본 발명에 따르면, 저항변화기록소자의 구동전압이 작아서 전력소모가 작게 된다. 또한 수십 또는 수백 ns의 전압 펄스(pulse)를 이용하여 정보를 기록할 수 있으므로 짧은 스위칭 시간을 가지며, 반복적인 기록을 위한 많은 스위칭에도 일정한 저항값을 유지하는 능력이 우수하다.
비휘발성, ReRAM, GST, TiO2

公开(公告)号：KR1020080105738A

公开(公告)日：2008-12-04

申请号：KR1020070053722

申请日：2007-06-01

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/42324 ,  H01L29/66833 ,  H01L29/792 ,  H01L45/06 ,  H01L45/143 ,  H01L45/144

Abstract: A charge trap flash EEPROM and a manufacturing method thereof are provided to simplify the manufacturing process using the GST as a charge trap layer. A charge trap flash EEPROM includes the semiconductor substrate(300), the tunneling insulating layer(330), the charge trapping layer(340), the blocking insulation film(350), and the control gate(360). The semiconductor substrate has the source region(310) and the drain region(320) which are divided by the channel region(370). The tunneling insulating layer is formed on the channel region of the semiconductor substrate. The charge trapping layer is made of the formed chalcogenide system compound thin film on the tunneling insulating layer. The blocking insulation film is formed on the charge trapping layer. The control gate is formed on the blocking insulation film.

Abstract translation: 提供电荷阱快闪EEPROM及其制造方法，以简化使用GST作为电荷陷阱层的制造工艺。 电荷阱快闪EEPROM包括半导体衬底（300），隧道绝缘层（330），电荷俘获层（340），阻挡绝缘膜（350）和控制栅极（360）。 半导体衬底具有由沟道区域（370）划分的源极区（310）和漏极区（320）。 隧道绝缘层形成在半导体衬底的沟道区上。 电荷捕获层由隧道绝缘层上形成的硫族化物系复合薄膜制成。 阻挡绝缘膜形成在电荷捕获层上。 控制栅极形成在阻挡绝缘膜上。