公开(公告)号：KR1019990068908A

公开(公告)日：1999-09-06

申请号：KR1019980002823

申请日：1998-02-02

Applicant: 전자부품연구원

Inventor： 동용배 ,  김범섬 ,  최광호 ,  조삼구 ,  임기택 ,  김진욱

IPC: H04N21/43

Abstract: 본 발명은 노멀라이징 기법을 이용한 PCR 클럭 회복용 디지탈 위상 록 루프(DPLL)회로를 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명 구성요소는 프로그램 기준 클럭을 수신하여 저장하는 PCR레지스터(10)와, 시스템 클럭으로 카운팅되는 LPCR카운트(19)와, 상기 LPCR카운트 값이 PCR입력주기마다 페치되는 LPCR레지스터(20)와, PCR레지스터 및 LPCR레지스터 값차를 구하는 감산기(23)와, 감산기의 이전값과 현재값 차를구하는 에러누적 방지기(24)와, 에러누적 방지기의 출력의 이전값과 현재값 사이의 값을 보간출력하는 인터폴레이터(14)와, 인터폴레이터의 보간출력을 받아 PCR입력 주기 동안 LPCR의 현재값과 이전값 차를 계산하는 LPCR오차 계산기(28)와, LPCR오차 계산기출력에서 고정된 루프이득을 변화시키기 위한 이득값을 구하는 이득 및 노멀라이저와(29), 인터폴레이터의 출력에 이득값을 곱하는 곱셈기(26)와, 곱셈기의 출력을 받아 입출력신호간의 에러를 감 산하고 이를 적분 양자화하여 출력신호의 신호대역내 양자화 에러가 줄어든 PWM신호를 발생하는 DAC(15)와, DAC의 PWM신호를 받아 신호대역의 아날로그 신호전압을 발생하는 저역통과필터(16)와, 저역통과필터의 신호전압을 받아 주파수를 발생하는 VCXO(17)와, VCXO의 출력을 클럭 입력으로 하는 LPCR카운터(19)와, LPCR의 베이스값에 PCR과 LPCR의 차값을 더해 출력하는 STC(21)를 포함한다.

公开(公告)号：KR100271236B1

公开(公告)日：2000-11-01

申请号：KR1019980002823

申请日：1998-02-02

Applicant: 전자부품연구원

Inventor： 동용배 ,  김범섬 ,  최광호 ,  조삼구 ,  임기택 ,  김진욱

IPC: H04N21/43

CPC classification number: H03L7/085 ,  H03L7/093 ,  H03L7/181

Abstract: PURPOSE: A DPLL(Digital Phase Locked Loop) for PCR(Program Clock Reference) clock recovery using a normalizing method is provided to be capable of performing calculations using hardware such that the problems associated with the software processes of the conventional DPLL circuit are avoided, and of minimizing a quantization error, which occurs during interpolation, such that a lock-up time, changing according to PCR input, is maintained at a fixed level. CONSTITUTION: The PCR register(10) receives and stores the PCR. The LPCR register(20) fetches a value of an LPCR counter(19) every PCR input cycle. An interpolator(14) interpolates signals of a suitable size between the phase error values output from the phase error detector(24). An LPCR error calculator(28) receives the interpolation output of the interpolator(14) to calculate the difference between a previous value and a current value of the LPCR during a PCR input period. A gain and normalizer(29) obtains a gain for changing a loop gain locked in the LPCR error calculator output. A multiplier(26) multiplies the gain to an output of the interpolator. An LPCR counter(19) counts according to the system clock output from the VCXO(17). Further, an STC circuit(21) adds the difference in values between the PCR base value and the LPCR base value to an LPCR base value, then outputs the resulting value.

Abstract translation: 目的：提供使用归一化方法进行PCR（程序时钟参考）时钟恢复的DPLL（数字锁相环），以便能够使用硬件执行计算，从而避免与常规DPLL电路的软件过程相关的问题， 并且最小化在插值期间发生的量化误差，使得根据PCR输入改变的锁定时间保持在固定电平。 构成：PCR寄存器（10）接收并存储PCR。 每个PCR输入周期，LPCR寄存器（20）提取LPCR计数器（19）的值。 内插器（14）在从相位误差检测器（24）输出的相位误差值之间内插适当大小的信号。 LPCR误差计算器（28）接收内插器（14）的内插输出，以计算PCR输入周期期间LPCR的先前值和当前值之间的差值。 增益和归一化器（29）获得用于改变锁定在LPCR误差计算器输出中的环路增益的增益。 乘法器（26）将增益乘以内插器的输出。 LPCR计数器（19）根据VCXO（17）的系统时钟输出进行计数。 此外，STC电路（21）将PCR基值与LPCR基值之间的差值与LPCR基值相加，输出结果值。