公开(公告)号：KR101135420B1

公开(公告)日：2012-07-09

申请号：KR1020090133283

申请日：2009-12-29

Applicant: 전자부품연구원

Inventor： 안희선 ,  박원기 ,  이성철 ,  이윤식

IPC: H04L7/02 ,  H04L25/02

Abstract: 이중 보간(Dual-Interpolation) 방식에 의해 1/4 레이트 주파수를 이용하면서도 1/2 레이트 주파수 방식과 동일한 공급 클록 수를 유지함으로써, 클록 생성기의 주파수를 낮출 수 있고, 멀티채널 수신기용 클록 복원 회로의 전력 소모를 낮출 수 있는 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법이 제공된다. 이중 보간 방식의 클록 데이터 복원 회로는, 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 클록 생성기; 클록 생성기로부터 공급된 제1 클록 및 제2 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 제1 위상 보간부; 제1 위상 보간부에 의해 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 제2 위상 보간부; 및 수신된 데이터와 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 위상 검출기를 포함한다.
클록 데이터, 복원 회로, CDR, 위상 보간, 이중 보간, 1/4-레이트

公开(公告)号：KR1020110076540A

公开(公告)日：2011-07-06

申请号：KR1020090133283

申请日：2009-12-29

Applicant: 전자부품연구원

Inventor： 안희선 ,  박원기 ,  이성철 ,  이윤식

IPC: H04L7/02 ,  H04L25/02

CPC classification number: H03L7/0807 ,  H03L7/095

Abstract: PURPOSE: A clock data recovery circuit using a dual interpolation method and a method thereof are provided to lower the frequencies of a clock generator by keeping the number of supply clocks as many as that of a 1/2 rate frequency method using a double interpolation method. CONSTITUTION: A clock generator(170) generates a first clock with the 1/4 frequency of the rate of the received data. A clock generator generates a second clock having the 90 degrees of a phase difference with the phase of the first clock. A first phase interpolator(110) performs a first phase interpolation by transferring the first and the second clock from the clock generator to an optimum sampling position for data. A second phase interpolator(120) additionally generates a third clock and a fourth clock with phase difference of each 45 degrees between the first clock and the second clock interpolated by the first phase interpolator. A phase detector generates eight UP signals and eight DOWN signals through the phase comparison of the first clock to the fourth clock.

Abstract translation: 目的：提供使用双插值方法的时钟数据恢复电路及其方法，以通过使用双插值方法将电源时钟的数量保持为1/2速率频率法的数量来降低时钟发生器的频率 。 构成：时钟发生器（170）产生具有接收数据速率的1/4频率的第一时钟。 时钟发生器产生具有与第一时钟的相位相差90度的第二时钟。 第一相位内插器（110）通过将第一和第二时钟从时钟发生器传送到用于数据的最佳采样位置来执行第一相位插值。 第二相位内插器（120）另外产生第三时钟和第四时钟，第一时钟与由第一相位内插器插值的第二时钟之间的每个45度的相位差。 相位检测器通过第一个时钟与第四个时钟的相位比较产生八个UP信号和八个DOWN信号。