公开(公告)号：KR100848421B1

公开(公告)日：2008-07-28

申请号：KR1020017005984

申请日：1999-11-10

Applicant: 텔레폰악티에볼라겟엘엠에릭슨(펍)

Inventor： 니에겔마이클 ,  쿡라랄프 ,  노우르바크흐스세이에드-하미

IPC: H04J13/16

Abstract: 본 발명은 하드웨어 요건을 감소시키면서, 전기 통신 시스템에서 다수의 디지털 통신 채널을 결합시키기 위한 회로에 관한 것이다. 본 회로는 가산기를 사용하여 레지스터에서 입력 통신 채널의 샘플을 누산하게 한다. 레지스터와 가산기 사이의 접속 라인 비트 폭은 입력 통신 채널의 비트 폭 및 수를 고려하여 선택되어, 최소 비트 폭이 제공될 수 있다.
가산기, 결합 회로, 레지스터, 비트 폭

公开(公告)号：KR1020010080426A

公开(公告)日：2001-08-22

申请号：KR1020017005984

申请日：1999-11-10

Applicant: 텔레폰악티에볼라겟엘엠에릭슨(펍)

Inventor： 니에겔마이클 ,  쿡라랄프 ,  노우르바크흐스세이에드-하미

IPC: H04J13/16

Abstract: 본 발명은 하드 웨어 요구 사항을 줄이면서, 전기 통신 시스템에서 다수의 디지털 통신 채널을 결합시키기 위한 회로에 관한 것이다. 본 회로는 가산기를 사용하여 레지스터에서 입력 통신 채널의 샘플을 누산하게 한다. 레지스터와 가산기 사이의 접속 라인 비트 폭은 입력 통신 채널의 비트 폭 및 수를 고려하여 선택될 수 있어 최소 비트 폭이 제공된다.