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公开(公告)号：WO2020122524A1
公开(公告)日：2020-06-18
申请号：PCT/KR2019/017283
申请日：2019-12-09
Applicant: 포항공과대학교 산학협력단
IPC: H03K19/0948 , H03K19/00
Abstract: 본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.
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公开(公告)号：KR102170279B1
公开(公告)日：2020-10-26
申请号：KR1020160148589
申请日：2016-11-09
Applicant: 포항공과대학교 산학협력단
IPC: G06F7/58
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公开(公告)号：KR102118204B1
公开(公告)日：2020-06-09
申请号：KR1020190064023
申请日：2019-05-30
Applicant: 포항공과대학교 산학협력단
IPC: G06F7/58
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