公开(公告)号：WO2015030386A1

公开(公告)日：2015-03-05

申请号：PCT/KR2014/007316

申请日：2014-08-07

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  홍승환

IPC: H03L7/18

CPC classification number: H03L7/1974 ,  G04F10/005 ,  H03L7/083 ,  H03L7/095 ,  H03L7/0992 ,  H03L7/0995 ,  H03L7/1976 ,  H03L7/23 ,  H03L2207/50 ,  H03M3/39

Abstract: 본 발명은 주파수 신시사이저 회로를 주파수 신시사이저 회로부와 주입 고정식 위상고정루프 회로부로 분리하여 구현하고, 이들을 통해 주파수 신시사이저 고정동작과 주입 고정동작을 순차적으로 수행하여 빠른 주파수 및 위상 고정을 구현할 수 있도록 한 기술에 관한 것이다.. 이러한 본 발명은, 외부로부터 공급되는 제1기준클럭신호와 소수점정보에 따른 주파수 및 위상 고정 동작을 수행하여 그에 따른 리셋신호와 제2기준클럭신호를 출력하는 주파수 신시사이저; 및 상기 주파수 신시사이저가 주파수 고정될 때 입력되는 상기 리셋신호에 의해 리셋되어 주파수 고정 동작을 시작한 후, 상기 제2기준클럭신호를 기준 클럭으로 입력하여 목표로 하는 정수배의 주파수로 체배하여 그에 따른 출력클럭신호를 출력하는 주입 고정식 위상고정 루프;를 포함하는 것을 특징으로 한다.

Abstract translation: 本发明涉及一种能够实现分为频率合成器电路部分和注入锁定环路电路部分的频率合成器电路的技术，从而顺序执行频率合成器锁定操作和注入锁定操作以实现快速频率 和相锁。 本发明包括：频率合成器，用于根据分数信息和从外部提供的第一参考时钟信号进行频率和相位锁定操作，从而输出复位信号和第二参考时钟信号; 以及注入锁定的锁相环，其将第二参考时钟信号作为参考时钟输入，并将第二参考时钟信号乘以频率的目标积分倍数，从而在频率合成器被复位复位之后输出输出时钟信号 当频率合成器的频率被锁定时输入的信号，并且启动频率锁定操作。

公开(公告)号：KR102123901B1

公开(公告)日：2020-06-17

申请号：KR1020130082118

申请日：2013-07-12

Applicant: 에스케이하이닉스 주식회사 ,  포항공과대학교 산학협력단

Inventor： 심재윤 ,  홍승환 ,  이현배

IPC: G11C11/4076 ,  G11C7/22 ,  H03L7/06

公开(公告)号：KR1020150007728A

公开(公告)日：2015-01-21

申请号：KR1020130082118

申请日：2013-07-12

Applicant: 에스케이하이닉스 주식회사 ,  포항공과대학교 산학협력단

Inventor： 심재윤 ,  홍승환 ,  이현배

IPC: G11C11/4063 ,  G11C7/22 ,  H03L7/06

CPC classification number: G11C11/4076 ,  G11C7/222 ,  G11C2207/2272 ,  H03L7/06

Abstract: 본 발명은 빠른 고정을 달성할 수 있는 완전 디지털 위상 고정 루프 회로를 포함하는 반도체 장치를 제공한다.
본원의 제1 발명에 따른 ADPLL 회로는, 외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서, 첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 제1 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단; 및 상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭을 입력받기 시작하고, 상기 기준 클럭에 대하여 미세 주파수 고정을 수행하여 출력 클럭을 출력하는 미세 주파수 고정 수단을 포함하고, 상기 미세 주파수 고정 수단이 미세 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 제1 분주 클럭 간의 위상차를 유지한다.

Abstract translation: 本发明提供一种包括全数字锁相环的半导体装置，其可实现快速锁定。 根据本发明的第一方面，ADPLL电路在全数字锁相环电路中包括粗频锁定单元和精频锁定单元，其从外部接收参考时钟，产生振荡频率振荡的输出时钟 比参考时钟的频率高的频率，并且固定输出时钟的相位。 粗频率锁定单元对于第一参考时钟将从基准时钟生成的第一分频时钟的相位与延迟参考时钟的相位延迟预定时间，比较第一参考时钟，并且增加和更新频率 用于在第一参考时钟之后的第二参考时钟的输出时钟。 当粗频锁定单元退出粗频锁定操作时，精频锁定单元开始接收基准时钟，并对参考时钟进行精细频率锁定以输出输出时钟。 当精细频率锁定单元退出精细频率锁定操作时，保持参考时钟和第一分频时钟之间的相位差。

公开(公告)号：KR101467547B1

公开(公告)日：2014-12-01

申请号：KR1020130103808

申请日：2013-08-30

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  홍승환

IPC: H03L7/18

CPC classification number: H03L7/1974 ,  G04F10/005 ,  H03L7/083 ,  H03L7/095 ,  H03L7/0992 ,  H03L7/0995 ,  H03L7/1976 ,  H03L7/23 ,  H03L2207/50 ,  H03M3/39

Abstract: 본 발명은 주파수 신시사이저 회로를 주파수 신시사이저 회로부와 주입 고정식 위상고정루프 회로부로 분리하여 구현하고, 이들을 통해 주파수 신시사이저 고정동작과 주입 고정동작을 순차적으로 수행하여 빠른 주파수 및 위상 고정을 구현할 수 있도록 한 기술에 관한 것이다..
이러한 본 발명은, 외부로부터 공급되는 제1기준클럭신호와 소수점정보에 따른 주파수 및 위상 고정 동작을 수행하여 그에 따른 리셋신호와 제2기준클럭신호를 출력하는 주파수 신시사이저; 및 상기 주파수 신시사이저가 주파수 고정될 때 입력되는 상기 리셋신호에 의해 리셋되어 주파수 고정 동작을 시작한 후, 상기 제2기준클럭신호를 기준 클럭으로 입력하여 목표로 하는 정수배의 주파수로 체배하여 그에 따른 출력클럭신호를 출력하는 주입 고정식 위상고정 루프;를 포함하는 것을 특징으로 한다.

Abstract translation: 本发明涉及一种将频率合成器电路分为频率合成器电路单元和注入锁定锁相环电路的技术，并且通过顺序地进行频率合成器锁定操作和注入锁定操作来实现快速的频率和相位锁定。 一种注入锁定数字频率合成器电路包括：频率合成器，通过根据从外部接收的第一参考时钟信号和点号信息执行频率和相位锁定操作来输出复位信号和第二参考时钟信号; 以及当频率合成器锁定频率以开始频率锁定操作时根据复位信号输入的注入锁定锁相环复位，将第二参考时钟信号划分为期望的整数倍的频率作为参考时钟，以输出对应的 输出时钟信号。