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公开(公告)号：KR1020120127202A
公开(公告)日：2012-11-21
申请号：KR1020120030701
申请日：2012-03-26
Applicant: 픽스트로닉스 인코포레이티드
CPC classification number: H03K3/356095
Abstract: PURPOSE: A latch circuit and a display device using the latch circuit are provided to allow latch information to be latched in a relatively short time interval using a single channel latch circuit. CONSTITUTION: First and second latch control lines receive first and second drive clocks. An input transistor has a gate, a first electrode, and a second electrode. A first capacitance is connected between the second electrode and the first latch control line of the input transistor. A first transistor of a first conductivity type has the gate, the first electrode, and the second electrode. A second transistor of the first conductivity type has the gate, the first electrode, and the second electrode. A third transistor of the first conductivity type has the gate, the first electrode, and the second electrode. A second capacity is connected between the second electrode of the first transistor and the second electrode of the second transistor. A diode is connected between the second electrode and the first latch control line of the first transistor.
Abstract translation: 目的：提供使用锁存电路的锁存电路和显示装置，以使用单通道锁存电路在相对短的时间间隔内锁存锁存信息。 构成：第一和第二锁存器控制线接收第一和第二驱动时钟。 输入晶体管具有栅极，第一电极和第二电极。 第一电容连接在第二电极和输入晶体管的第一锁存器控制线之间。 第一导电类型的第一晶体管具有栅极，第一电极和第二电极。 第一导电类型的第二晶体管具有栅极，第一电极和第二电极。 第一导电类型的第三晶体管具有栅极，第一电极和第二电极。 第二容量连接在第一晶体管的第二电极和第二晶体管的第二电极之间。 二极管连接在第二电极和第一晶体管的第一锁存器控制线之间。
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Patent Agency Ranking
公开(公告)号：KR101383865B1
公开(公告)日：2014-04-10
申请号：KR1020120030701
申请日：2012-03-26
Applicant: 픽스트로닉스 인코포레이티드
CPC classification number: H03K3/356095
Abstract: 비교적 짧은시간 간격으로, 래치정보를 래치하는 것이 가능하고, 보다 저비용화를 도모하는 것이 가능해지는 단채널 래치회로를 제공한다. 입력 트랜지스터와, 상기 입력 트랜지스터의 제2 전극과 제1 래치 제어선과의 사이에 접속되는 보유 용량과, 제1 전극이 상기 제1 래치 제어선에 접속되고, 게이트가 상기 입력 트랜지스터의 제2 전극에 접속되는 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제1 전극이 제2 래치 제어선에 접속되는 제2 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제1 전극이 상기 제2 트랜지스터의 제2 전극에 접속됨과 동시에, 제2 전극이 출력단자에 접속되는 제3 트랜지스터와, 상기 제1 트랜지스터의 제2 전극과 상기 제2 트랜지스터의 제2 전극과의 사이에 접속되는 용량과, 상기 제1 트랜지스터의 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 갖는다.
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公开(公告)号：KR101647426B1
公开(公告)日：2016-08-10
申请号：KR1020137035099
申请日：2012-05-31
Applicant: 픽스트로닉스 인코포레이티드
IPC: G02B26/08 , G09G3/34 , G11C11/412
CPC classification number: G02B26/0841 , G09G3/346 , G09G2300/0417 , G09G2300/0857 , G09G2310/0262 , G11C23/00 , H03K3/0375
Abstract: 본개시는신규한래칭회로들, 및픽셀회로들및 이러한래칭회로들을포함하는디스플레이디바이스를제공한다. 여기서의래치들은래치의 2개의교차-결합된인버터들을결합하는인버터결합상호접속상에위치된스위치를포함한다. 스위치는제 1 및제 2 인버터들간의전류의통과를제어하도록구성된다. 데이터전압이인버터들로전달되는시간에스위치를오프로스위칭함으로써, 인버터들간의임의의누설전류는중단될수 있다. 그결과, 데이터래치의오작동이방지된다.
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公开(公告)号：KR101529547B1
公开(公告)日：2015-06-17
申请号：KR1020137035094
申请日：2012-05-31
Applicant: 픽스트로닉스 인코포레이티드
IPC: G09G3/34
CPC classification number: G09G3/3466 , G09G2300/0857
Abstract: 설명된래칭회로들은단일전도타입의트랜지스터들을이용하여형성될수 있다. 트랜지스터들은 n-타입트랜지스터들또는 p-타입트랜지스터들일수 있다. 래칭회로들은적어도하나의프리-차지트랜지스터및 적어도하나의출력단자방전트랜지스터를포함한다. 래칭회로들을동작시키기위한타이밍방식들이또한설명된다. 이러한래칭회로들을포함하는픽셀회로들및 디스플레이디바이스들이또한설명된다. 디스플레이디바이스들은래칭회로들의어레인지먼트로부터형성된다.
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公开(公告)号：KR1020140030278A
公开(公告)日：2014-03-11
申请号：KR1020137035099
申请日：2012-05-31
Applicant: 픽스트로닉스 인코포레이티드
IPC: G02B26/08 , G09G3/34 , G11C11/412
CPC classification number: G02B26/0841 , G09G3/346 , G09G2300/0417 , G09G2300/0857 , G09G2310/0262 , G11C23/00 , H03K3/0375
Abstract: 본 개시는 신규한 래칭 회로들, 및 픽셀 회로들 및 이러한 래칭 회로들을 포함하는 디스플레이 디바이스를 제공한다. 여기서의 래치들은 래치의 2개의 교차-결합된 인버터들을 결합하는 인버터 결합 상호접속 상에 위치된 스위치를 포함한다. 스위치는 제 1 및 제 2 인버터들 간의 전류의 통과를 제어하도록 구성된다. 데이터 전압이 인버터들로 전달되는 시간에 스위치를 오프로 스위칭함으로써, 인버터들 간의 임의의 누설 전류는 중단될 수 있다. 그 결과, 데이터 래치의 오작동이 방지된다.
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公开(公告)号：KR1020140027428A
公开(公告)日：2014-03-06
申请号：KR1020137035094
申请日：2012-05-31
Applicant: 픽스트로닉스 인코포레이티드
IPC: G09G3/34
CPC classification number: G09G3/3466 , G09G2300/0857
Abstract: 설명된래칭회로들은단일전도타입의트랜지스터들을이용하여형성될수 있다. 트랜지스터들은 n-타입트랜지스터들또는 p-타입트랜지스터들일수 있다. 래칭회로들은적어도하나의프리-차지트랜지스터및 적어도하나의출력단자방전트랜지스터를포함한다. 래칭회로들을동작시키기위한타이밍방식들이또한설명된다. 이러한래칭회로들을포함하는픽셀회로들및 디스플레이디바이스들이또한설명된다. 디스플레이디바이스들은래칭회로들의어레인지먼트로부터형성된다.
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