-
公开(公告)号：KR100175974B1
公开(公告)日：1999-05-15
申请号：KR1019950019402
申请日：1995-07-04
Applicant: 한국과학기술연구원
IPC: G06F7/52
CPC classification number: G06F7/52
Abstract: 본 발명은 고속의 곱셈 및 나눗셈 연산을 함에 있어 기존의 구조가 갖고 있는 단점인, 1) 곱셈기와 나눗셈기를 위해 별도의 하드웨어를 구성하며, 2) 캐리 전달 지연 시간에 의한 연산 속도의 저하를 다음과 같이 개선하였다. 1) 제안된 구조는 곱셈/나눗셈을 처리하는 연산 회로를 공유하는 구조를 가지므로 외부 제어 신호에 의해 손쉽게 곱셈 또는 나눗셈 기능을 선택적으로 사용가능하게 하였고, 2) 또한 파이프라인 처리를 통한 연산을 수행함으로써 최단 시간 내에 연산을 수행하며, 3) 또한 한 클럭에 하나의 연산 결과값을 출력한다. 그리고 동시에 캐리의 전달 시간이 거의 없는 CSA 회로를 사용함으로써 고속의 연산 처리를 가능하게 하였다. 본 발명의 구조는 실시간 처리 및 곱셈/나눗셈 연산이 선택적으로 사용되는 신호 처리기가 요구되는 분야에 폭넓게 이용가능하다는 장점이 있으며 특히 곱셈/나눗셈이 선택적으로 사용되는 양자화기(Quantizer)/역양자화기(Inverse Quantizer) 등에 핵심 회로로 사용될 수 있다.
-
公开(公告)号：KR100153173B1
公开(公告)日：1998-11-16
申请号：KR1019950040967
申请日：1995-11-13
Applicant: 한국과학기술연구원
IPC: G06T1/00
Abstract: 본 발명은 비디오 서비스 시스템의 핵심부인 양자화/역양자화 초고집적 회로 처리기 구조에 관한 것이다.
기존의 양자화/역양자화기는 메모리에 근거한 구조를 사용함에 의해 1) 메모리 접근 시간으로 인한 처리 성능의 제한, 2) 요구되는 메모리 크기로 인한 칩 크기 증대, 3) 큰 소모전력 등의 단점을 가진다. 본 발명에서는 이와 같은 단점을 개선하기 위해 파이프 라인 구조에 근거한 새로운 양자화/역양자화기 구조를 제안한다. 제안된 구조는 양자화/역양자화 핵심부인 연산 회로를 공유하는 구조를 가지므로 외부 제어 신호에 의해 양자화 또는 역양자화 기능을 선택적으로 사용가능하다. 또한, 양자화/역양자화기의 핵심인 연산회로 소자를 설계하는데 있어서 고속 연산이 가능한 Conditional SUM adder를 사용함으로써 HDTV급의 영상 신호를 실시간으로 처리 가능하다는 장점을 가진다.-
公开(公告)号：KR1019970029125A
公开(公告)日：1997-06-26
申请号：KR1019950040967
申请日：1995-11-13
Applicant: 한국과학기술연구원
IPC: G06T1/00
Abstract: 본 발명은 비디오 서비스 시스템의 핵심부인 양자화/역양자화 초고집적 회로 처리기 구조에 관한 것이다. 기존의 양자화/역양자화기는 메로리에 근거한 구조를 사용함에 의해 1) 메모리 접근 시간으로 인한 처리 성능의 제한, 2) 요구되는 메모리 크기로 인한 칩 크기 증대, 3) 큰 소모전력 등의 단점을 가진다. 본 발명에서는 이와 같은 단점을 개선하기 위해 파이프 라인 구조에 근거한 새로운 양자화/역양자화기 구조를 제안한다. 제안된 구조는 양자화/역양자화 핵심부인 연산 회로를 공유하는 구조를 가지므로 외부 제어 신호에 의해 양자화 또는 역양자화 기능을 선택적으로 사용가능하다. 또한, 양자화/역양자화기의 핵심인 연산회로 소자를 설계하는데 있어서 고속 연산이 가능한 Conditional SUM adder를 사용함으로써 HDTV급의 영상 신호를 실시간으로 처리 가능하다는 장점을 가진다.
-
公开(公告)号：KR1019970005175A
公开(公告)日：1997-02-19
申请号：KR1019950019402
申请日：1995-07-04
Applicant: 한국과학기술연구원
IPC: G06F7/52
Abstract: 본 발명은 고속의 곱셈 및 나눗셈 연산을 함에 있어 기존의 구조가 갖고 있는 단점인, 1) 곱셈기와 나눗셈기를 위해 별도의 하드웨어를 구성하며, 2) 캐리 전달지연 시간에 의한 연산 속도의 저하를 다음과 같이 개선하였다. 1) 제안된 구조는 곱셈/나눗셈을 처리하는 연산 회로를 공유하는 구조를 가지므로 외부 제어 신호에 의해 손쉽게 곱셈 또는 나눗셈 기능을 선택적으로 사용가능하게 하였고, 2) 또한 파이프 라인 처리를 통한 연산을 수행함으로써 최단시간 내에 연산을 수행하며, 3) 또한 한 클럭에 하나의 연산 결과 값을 출력한다. 그리고 동시에 캐리의 전달시간이 거의 없는 CSA 회로를 사용함으로써 고속의 연산 처리를 가능하게 하였다. 본 발명의 구조는 실시간 처리 및 곱셈/나눗셈 연산이 선택적으로 사용되는 신호처리기가 요구되는 분야에 폭넓게 이용 가능하다는 장점이 있으며 특히 곱셈/나눗셈이 선택적으로 사용되는 양자화기(Quantizer)/역양자화기(Inverse Quantizer) 등에 핵심 회로로 사용될 수 있다.
-
-
-
Search Results
4
records
(took 0.02 seconds)
