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公开(公告)号：KR1019970006028B1
公开(公告)日：1997-04-23
申请号：KR1019930018273
申请日：1993-09-10
Applicant: 한국과학기술연구원
IPC: G06F15/16
Abstract: A pipelined carry storage type division divergence calculating processor capable of processing image data at a high speed is disclosed. In the processor, lookup tables(11)(12) receive an address in such a way that m pieces of n bit data(D0-Dm-1) are divided into every m/2. Carry storage accumulators(13)(14) have 2L pieces of latches which store the output signals of the lookup tables(11)(12) as a sum of a full adder and a carry output according to output bit L of the lookup tables(11)(12). One bit full adder(15) sequentially adds the outputs of the array storage accumulators(13)(14).
Abstract translation: 公开了能够高速处理图像数据的流水线进位存储型分割发散计算处理器。 在处理器中，查找表（11）（12）以m个n位数据（D0-Dm-1）被分成m / 2个的方式接收一个地址。 携带存储器（13）（14）具有2L锁存器，其根据查找表的输出位L将查找表（11）（12）的输出信号作为全加器和进位输出的和存储 11）（12）。 一比特全加器（15）顺序地加上阵列存储累加器（13）（14）的输出。
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Patent Agency Ranking
公开(公告)号：KR1019960014197B1
公开(公告)日：1996-10-14
申请号：KR1019930020529
申请日：1993-10-05
Applicant: 한국과학기술연구원
IPC: G06F17/14
Abstract: a multi-input part(100) inputting 12 bit input pixel and performing the bit sequence conversion of the 8 pixel value; an one-dimensional converting part(200) performing the discrete cosine transforming of the output signal of the multi-input part; a 2 bit parallel bit sequential procession transforming part(300) performing the procession transform processing of the output signal of the one-dimensional converting part(200); an one-dimensional transform part(400) performing the discrete cosine transform operation of the output signal of the 2 bit parallel bit sequential procession transforming part(300); and an output part(500) outputting the output signal of the one-dimensional transform part(400) as 12 bit parallel data.
Abstract translation: 输入12位输入像素并执行8像素值的位序转换的多输入部分（100） 执行多输入部分的输出信号的离散余弦变换的一维转换部分（200）; 执行所述一维转换部分（200）的输出信号的处理变换处理的2位并行位序列处理变换部分（300）。 执行2位并行位序列处理变换部（300）的输出信号的离散余弦变换运算的一维变换部（400）。 以及将一维变换部（400）的输出信号作为12位并行数据输出的输出部（500）。
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公开(公告)号：KR1019950012208A
公开(公告)日：1995-05-16
申请号：KR1019930020529
申请日：1993-10-05
Applicant: 한국과학기술연구원
IPC: G06F17/14
Abstract: 본 발명은 국제표준의 화상 및 멀티미디어 데이타의 압축알고리즘을 파이프라인 분산연산에 근거하여 고성능으로 처리할수 있게 한 파이프라인 분산연산을 이용한 8×8 이차원 이산여현 변환/역변환 처리장치에 관한 것이다. 종래 장치에 있어서는 분산연산 처리결과가 병렬이므로 비트순차를 이용하는 분산연산구조의 잇점을 최대로 이용할 수 없으며, 병렬가산기 및 누적기의 사용으로 캐리신호의 지연으로 인한 처리속도의 한계, 순방향 및 역방향 기능공유를 위한 별도 룩업테이블 사용등으로 하드웨어가 방대해지는 결점이 있었다. 이러한 점을 감안하여, 병렬다중화된 입출력 구조와 비트순차형 행렬변환기를 이용함으로써 중간결과의 데이타 변환기능을 불필요하게하여 변환처리 전과정이 비트순차 처리가 가능하게 하고, 또한 16개의 병렬 파이프라인 캐리저장 분할분산 연산기를 사용하여 8싸이클내에 순방향 및 역방향의 이산여현 변환을 수행하게 함으로써 1클럭 싸이클에 1화소에 처리가 가능하게 하고, 캐리지연이 발생하지 않는 캐리저장 수치례를 사용하여 파이프라인 구조를 가지므로 고속클럭에서 동작가능하고, 또한 룩업 테이블의 분할과 어드레스 절환을 이용하여 부가적인 연산없이 순방향 및 역방향 이산여현 변환기능을 동일한 룩업 테이블에 의해 수행할 수 있게한 것이다. 이러한 구조를 갖는 이산여현 변환/역변환 처리기는 고선명 텔레비젼, 멀티미디어, 디지탈 전자식 카메라 등 고속압축변환이 요구되는 곳에 널리 이용될 수 있다.
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公开(公告)号：KR1019950009475A
公开(公告)日：1995-04-24
申请号：KR1019930018273
申请日：1993-09-10
Applicant: 한국과학기술연구원
IPC: G06F15/16
Abstract: 본 발명은 영상 데이타등의 연산처리 수행에 필수적인 벡터내적형 연산을 보다 효율적으로 처리할 수 있게 한 캐리저장형 분할 분산처리장치에 관한 것이다. 캐리저장형 분할분산 처리기는 입력되는 비트수의 증가에 따른 룩업테이블의 크기를 감소시키기 위해 사용되는 기존의 분할 분산연산 처리장치에 나타나는 병렬가산기 및 병렬누적기를 2개의 캐리저장 누적기와 간단한 비트순차 가산기를 사용하여 하드웨어의 규칙성과 캐리지연으로 인하여 연산속도에 한계를 탈피하여 고성능의 VLSI지향적 분산연산 처리가 가능하다. 이러한 기본 특성을 바탕으로 비트순차 가산기의 처리시간을 감소시키기 위하여 파이프라인 캐리저장형 분할 분산연산처리기를 제안하여 입력데이타의 연속적인 입력을 가능케 하는 구조를 제안하였다. 또한 n싸이클이 필요로 하는 분산연산을 다중 입출력 캐리저장형 분할 분산연산 처리기를 제안하여 n/2사이클에 처리 가능토록 하였다. 본 발명은 HDTV등 초고속신호처리 VLSI기술을 사용하여 실현하는 경우 효율적으로 사용될 수 있다.
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