公开(公告)号：KR100321314B1

公开(公告)日：2002-03-18

申请号：KR1019990023098

申请日：1999-06-19

Applicant: 한국과학기술원

Inventor： 이귀로 ,  곽재영 ,  윤상식

IPC: G06F7/49

Abstract: 본발명은새로운형태의필드프로그래머블게이트어레이(FPGA : Field Programmable Gate Array)에관한것으로, 보다상세하게는실제동작중에빠른시간안에재구성할 수있는형태의특정목적의로직부분인실시간재구성가능한데이터패스로직(RTBR DPL : Run Time Block Reconfigrable Data Path Logic)을첨가한필드프로그래머블게이트어레이에관한것으로서, 4 비트를기본단위로가산, 감산, 승산의기능을가지는이 RTBR DPL의도입은기존의로직구현에사용되어지는컨피규러블로직블록의속도와용량면에서의단점을극복할수 있는잇점이있다.

公开(公告)号：KR1020010002996A

公开(公告)日：2001-01-15

申请号：KR1019990023098

申请日：1999-06-19

Applicant: 한국과학기술원

Inventor： 이귀로 ,  곽재영 ,  윤상식

IPC: G06F7/49

Abstract: PURPOSE: A FPGA(Field Programmable Gate Array) having a RTBR DPL(Run Time Block Reconfigurable Data Path Logic) is provided to have the excellent efficiency by optimally sharing with a CFB(Configurable Function Block) and the RTBR DPL. CONSTITUTION: A combination operator comprises a 4bit multiplier(41) and the first and the second adder/subtracter(42,43). The 4bit multiplier(41) sums partially input data. The first adder/subtracter(42) sums the rest ply. The second adder/subtracter(43) adds/subtracts. A RTBR DPL comprises the first multiplexer(45), two registers(44), second multiplexers(46) and many configuration memories. The first multiplexer(45) selects the multiplication or the addition/subtraction by connecting with the multiplier(41) and the second adder/subtracter(43). The registers(44) are programmable as a latch or a flipflop by connecting with the first multiplexer(45) and the first adder/subtracter(42). One second multiplexers(46) select an output of the register(44) and the first multiplexer(45). The other second multiplexer(46) selects an output of the register(44) and the first adder/subtracter(42). The configurable memories decide the operation and the selection.

Abstract translation: 目的：提供具有RTBR DPL（运行时间块可重配置数据路径逻辑）的FPGA（现场可编程门阵列），通过与CFB（可配置功能块）和RTBR DPL进行最佳共享，具有极好的效率。 构成：组合运算符包括4位乘法器（41）和第一和第二加法器/减法器（42,43）。 4位乘法器（41）将部分输入数据相加。 第一加法器/减法器（42）对其余的层进行求和。 第二加法器/减法器（43）加/减。 RTBR DPL包括第一多路复用器（45），两个寄存器（44），第二多路复用器（46）和许多配置存储器。 第一多路复用器（45）通过与乘法器（41）和第二加法器/减法器（43）连接来选择乘法或加法/减法。 通过与第一多路复用器（45）和第一加法器/减法器（42）连接，寄存器（44）可编程为锁存器或触发器。 一个第二复用器（46）选择寄存器（44）和第一多路复用器（45）的输出。 另一第二多路复用器（46）选择寄存器（44）和第一加法器/减法器（42）的输出。 可配置存储器决定操作和选择。