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公开(公告)号：KR100955873B1
公开(公告)日：2010-05-04
申请号：KR1020070133890
申请日：2007-12-20
Applicant: 한국과학기술원
IPC: H03L7/08
CPC classification number: H03L7/087 , H03L7/093 , H03L2207/50
Abstract: 올-디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 피드백 경로, 시그마-델타 변조부, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 시그마-델타 변조부는 주파수 커맨드 신호를 시그마-델타 변조하여 주파수 커맨드 신호의 비트 수보다 더 작은 비트 수를 가진 변조 신호를 출력한다. 기준 위상 누산부는 변조 신호에 상응하는 위상을 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.
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Patent Agency Ranking
公开(公告)号：KR1020090066389A
公开(公告)日：2009-06-24
申请号：KR1020070133890
申请日：2007-12-20
Applicant: 한국과학기술원
IPC: H03L7/08
CPC classification number: H03L7/087 , H03L7/093 , H03L2207/50
Abstract: An all-digital phase locked loop and a method for generating an oscillation signal using the same are provided to reduce a quantization noise by reducing a spur generated by limited resolution. A digital control oscillator(210) generates an oscillation signal(OUT) according to a digital control signal(X). A retimer(270) synchronizes a reference clock(REF) to the oscillation signal. A feedback path(220) accumulates the number of clocks of the oscillation signal. Phase information of the oscillation signal is generated according to a retimed reference clock. A sigma-delta modulating part(230) modulates a frequency command signal(N). A reference phase accumulating part(241) outputs reference phase information by accumulating a modulation signal(SO). A phase detecting part(242) outputs phase difference information according to difference between the reference phase information and the phase information of the oscillation signal. A digital loop filter(250) filters the phase difference information.
Abstract translation: 提供全数字锁相环和使用其的振荡信号的产生方法，以通过减少由有限分辨率产生的杂散来减少量化噪声。 数字控制振荡器（210）根据数字控制信号（X）产生振荡信号（OUT）。 重新定时器（270）将参考时钟（REF）与振荡信号同步。 反馈路径（220）累积振荡信号的时钟数。 根据重新定时的参考时钟产生振荡信号的相位信息。 Σ-Δ调制部（230）调制频率指令信号（N）。 参考相位累积部分（241）通过累加调制信号（SO）来输出参考相位信息。 相位检测部分（242）根据参考相位信息和振荡信号的相位信息之差输出相位差信息。 数字环路滤波器（250）对相位差信息进行滤波。
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公开(公告)号：KR1020110063006A
公开(公告)日：2011-06-10
申请号：KR1020090119924
申请日：2009-12-04
CPC classification number: H03L7/1806 , H03L2207/50
Abstract: PURPOSE: A digital phase-locked loop improving a loop delay is provided to reduce a delay on a closed loop by using multi page signals with difference phases. CONSTITUTION: A reference phase accumulating part(100) outputs a standard sampling phase value by sampling an accumulated value of a reference clock phase. A phase detector(200) detects a phase difference signal corresponding to the difference between a reference sampling phase value and the DCO sampling phase value. A digital loop filter(300) averages the phase difference signal by filtering the phase difference signal. A digital control oscillator(500) generates an oscillation signal based on an averaged phase difference signal. A DCO phase accumulator(600) generates a plurality of clock signals whose phases are delayed. A plurality of D-FFs are operated according to a plurality of clock signals.
Abstract translation: 目的：提供一种改善环路延迟的数字锁相环，通过使用具有差分相位的多页信号来减少闭环上的延迟。 构成：参考相位累积部分（100）通过对参考时钟相位的累积值进行采样来输出标准采样相位值。 相位检测器（200）检测与参考采样相位值和DCO采样相位值之间的差相对应的相位差信号。 数字环路滤波器（300）通过对相位差信号进行滤波来对相位差信号进行平均。 数字控制振荡器（500）基于平均的相位差信号产生振荡信号。 DCO相位累加器（600）产生相位延迟的多个时钟信号。 根据多个时钟信号来操作多个D-FF。
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公开(公告)号：KR101101447B1
公开(公告)日：2012-01-03
申请号：KR1020090119924
申请日：2009-12-04
CPC classification number: H03L7/1806 , H03L2207/50
Abstract: There is provided a digital phase-locked loop. A digital phase-locked loop according to an aspect of the invention may include: a reference phase accumulation unit outputting a reference sampling phase value; a phase detection unit detecting a phase difference signal; a digital loop filter filtering and averaging the phase difference signal from the phase detection unit; a digitally controlled oscillator generating an oscillation signal having a predetermined frequency; a DOC phase accumulation unit outputting the DCO sampling phase value, and generating a plurality of first to n-th D-FFs having the same frequency and different phases delayed in a sequential manner; and first to n-th D-FFs included in a closed loop including the phase detection unit, the digital loop filter, the digitally controlled oscillator, and the DOC phase accumulation unit, and operating according to the plurality of first to n-th clock signals from the DCO phase accumulation unit, respectively.
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公开(公告)号：KR100919836B1
公开(公告)日：2009-10-01
申请号：KR1020070117204
申请日：2007-11-16
Applicant: 한국과학기술원
IPC: H03L7/08
Abstract: 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 메인 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 서브 피드백 경로는 위상차 정보를 스케일링하고 스케일링 된 위상차 정보를 피드백한다. 기준 위상 누산부는 주파수 커맨드 신호에서 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보 사이의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.
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公开(公告)号：KR1020090050636A
公开(公告)日：2009-05-20
申请号：KR1020070117204
申请日：2007-11-16
Applicant: 한국과학기술원
IPC: H03L7/08
CPC classification number: H03L7/104 , G04F10/005 , H03L7/07 , H03L7/093 , H03L7/0991 , H03L2207/50
Abstract: 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 메인 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 서브 피드백 경로는 위상차 정보를 스케일링하고 스케일링 된 위상차 정보를 피드백한다. 기준 위상 누산부는 주파수 커맨드 신호에서 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보 사이의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.
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