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公开(公告)号：KR1019940006744B1
公开(公告)日：1994-07-27
申请号：KR1019910024067
申请日：1991-12-23
IPC: H04Q1/30
Abstract: The synchronizing clock distribution apparatus comprises a first electric line for distributing a space switch clock and an 8 KHz synchronizing signal to a space switch from a network synchronizing unit, a first optical fiber for distributing a sum signal of a system basic clock and the 8 KHz synchronizing signal to a central data matching unit from the network synchronizing unit, a second optical fiber line for distributing the system basic clock and the synchronizing signal to a local data matching unit from the central data matching unit, and a second electric line for distributing a time switch clock to a time switch from the local data matching unit, thereby improving the reliability of an electric switching system.
Abstract translation: 同步时钟分配装置包括用于从网络同步单元向空间开关分配空间开关时钟和8KHz同步信号的第一电线，用于分配系统基本时钟的和信号的第一光纤和8KHz 将同步信号从网络同步单元与中央数据匹配单元同步;第二光纤线，用于从中央数据匹配单元向本地数据匹配单元分配系统基本时钟和同步信号;以及第二电线， 时间切换时钟到本地数据匹配单元进行时间切换，从而提高电气开关系统的可靠性。
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公开(公告)号：KR1019930015935A
公开(公告)日：1993-07-24
申请号：KR1019910022460
申请日：1991-12-07
IPC: H04Q11/04
Abstract: 본 발명은 전전자 교환기의 망동기 장치중 삼중화로 구성된 기본클럭 발생 유니트인 DP-PLL(Digital Processing-Phase Locked Loop)내의 제어 프로세서 MGCP(Master clock Generation Processor)와 하위프로세서 PP(Perpheral Processor)와의 TD(Telophony Device)버스를 통한 인터페이스 방법에 관한 것이다.
본 발명은 MGCP에서 상기 PP로 데이터를 송신하기 위하여 상기 MGCP는 PP로 송신할 데이터가 있는 경우 상기 PP가 정상인가를 확인하는 제1단계(41,42), 상기 제1단계(41,42)후, 상기 PP가 정상이면 먼저 송신 버퍼의 첫번째 바이트를 확인한 후 첫번째 바이트가 H'OO으로 쓰여진 경우, 이는 상기 PP에서 메시지를 읽어갔다는 의미이므로 새로운 정보를 전송하고 끝내는 제2단계(43,44,48), 및 첫번째 바이트가 H'OO이 아닌 경우, 일정시간 대기 후 계속 시도하여 첫번째 바이트가 H'OO이 되지 않으며 상기 PP가 비정상적인 동작을 하고 있음을 기록하고 끝내는 제3단계(45 내지48)로 구성된 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1019930002064B1
公开(公告)日：1993-03-22
申请号：KR1019890020554
申请日：1989-12-30
IPC: H04L7/00
Abstract: The circuit measures the slip between input reference clock and the clock generated by a PLL. It includes a receiving section (1), a clock selecting section (2) for selecting a clock from the receiving section (1), a clock detecting section (8), a slip detecting section (7), a clock dividing section (5) for dividing the clock from the clock detecting section (8), and a receiving frame signal buffer (9) for generating receiving frame signal.
Abstract translation: 该电路测量输入参考时钟与PLL产生的时钟之间的滑差。 它包括接收部分（1），用于从接收部分（1）选择时钟的时钟选择部分（2），时钟检测部分（8），滑移检测部分（7），时钟分割部分 ）和用于产生接收帧信号的接收帧信号缓冲器（9）的时钟检测部分（8）。
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公开(公告)号：KR1019950030575A
公开(公告)日：1995-11-24
申请号：KR1019940008211
申请日：1994-04-19
Applicant: 한국전자통신연구원
IPC: H04M3/00
Abstract: 본 발명은 교환시스템에 관한 것으로서, 구체적으로는 디지탈 교환망에서 클럭 주파수의 동기를 성취하는 디지탈 교환기의 망동기 제어장치 및 그 제어방법에 관한 것으로, 디지탈 교환기의 자체 발진기 클럭의 출력을 지정된 주파수의 입력클럭(Fr)에 동기시키는 위상비교기(가), 제어장치(다), D/A 변환기(라), 전압제어수정 발진기(마) 및 분주기(바)를 갖는 디지탈위상 고정루우프로 구성되는 망동기 장치에 있어서, 위상비교기(가)의 검출데이타를 일정한 양씩 저장하는 이중포트의 공통메모리(M)와, 공통메모리(M)의 데이타를 받아 입력클럭(Fr)이 허용 가능한 지터성분을 포함하는 위상차 값의 위상차 한계치(L1) 및 동기성취 한계치(L2)에 따라 위상차를 비례감소 시키면서 전압제어 수정 발진기(마)에 대한 위상보정값(Wi)를 계산하여 클럭주파수를 제어 는 제어장치(다)들로 구성됨을 특징으로 한다.
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