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公开(公告)号：KR100237398B1
公开(公告)日：2000-01-15
申请号：KR1019970023871
申请日：1997-06-10
IPC: H04L12/433 , H04L12/50
Abstract: 본 발명은 초고속 ATM 스위치 네트워크 분야에서 ATM 스위치의 이중화 제어장치에 관한 것이다. 본 발명에서는 각 ATM 스위치 및 스위치의 입출력 링크를 전이중방식(full duplex)으로 이중화 구성하였으며, 버퍼 동기가 이루어진 상태에서 ATM 스위치의 이중화 절체가 이루어지도록 기존의 버퍼 제어회로에 이중화 제어를 위한 회로를 추가하였다. 추가된 이중화 제어회로는 제어기간 상호 주고 받는 데이타 정보에 의해 마스터 ATM스위치로 부터 어드레스 버퍼의 쓰기 포인터 값을 읽어와 기록해 두기 위한 레지스터와 이 값과 현재의 읽기 포인터의 값을 비교하기 위한 비교기로 비교적 적은 부가 회로가 요구된다. 이와같이 구성된 두 ATM 스위치는 링크와 스위치가 모두 이중화되어 있으므로 최소 단위 이중화 절체가 가능하며, 운용 상태로 동작할 때 버퍼 동기가 이루어지므로써, 두개의 ATM 스위치중 하나가 결함에 의해 운용 중지상태에서 운용상태로 전환된 후에 즉시 마스터 ATM 스위치로서 동작할 수 있도록 한다.
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公开(公告)号：KR1019990034144A
公开(公告)日：1999-05-15
申请号：KR1019970055642
申请日：1997-10-28
IPC: H01R33/76
Abstract: 본 발명은 성능이 검증된 PGA(Pin Grid Array)형의 ASIC을 BGA(Ball Grid Array) 형 ASIC으로 개량했을 때 새로 개발된 BGA형 ASIC의 시험 문제가 대두 된다. 따라서, 본 발명은 기 제작된 PGA형 ASIC 성능 검증 도구를 사용 시험하기 위하여 다층 인쇄회로기판(PCB)을 사용하여 BGA형 핀 배열을 PGA형 핀 배열로 재구성 하기 위한 핀 배열 변환 소켓을 제공한다. 그 핀 배열 변환 소켓은, 부품면에 BGA 칩의 볼 핀 패드와 보조 블라인드 비아(Via)가 실장되고, 납땜면에 PGA 칩의 볼 핀 패드와 보조 블라인드 비아가 실장되며, 그 BGA 칩의 볼 핀 배열과 PGA칩의 볼 핀 배열을 상기 보조 블라인드 비아들을 통해 연결하는 다층 인쇄회로기판(PCB)과, 그 납땜면의 볼 핀 패드에 PGA 볼 핀이 리플로우(reflow) 공법으로 납땜되고, 에폭시 수지로 고정되는 PGA 핀을 구비한다.
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公开(公告)号：KR100169253B1
公开(公告)日：1999-02-01
申请号：KR1019960021418
申请日：1996-06-14
IPC: H04L12/24 , H04L12/801
Abstract: 본 발명은 비동기 전송 모드 교환기의 이중화 운용시 방송 메모리 데이타 유지 방법에 관한 것으로, 스위치 제어 타이밍 보드 내의 상태 비트열과 방송 메모리 신호 계수기를 이용하여 활성 모드에서 대기 모드로 변경될 경우나 보드의 탈장시에도 방송 메모리의 데이타가 유지되어 다른 보드에서도 활성 모드로 동작할 수 있도록 비동기 전송 모드 교환기의 이중화 윤용시 방송 메모리 데이타 유지 방법이 개시된다.
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公开(公告)号：KR1019980078230A
公开(公告)日：1998-11-16
申请号：KR1019970015695
申请日：1997-04-25
IPC: H04L7/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 데이터 지연을 이용한 셀 동기 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 다수의 입력단으로부터 시간에 따라 변하는 서로 위상이 다른 셀 클럭을 가지고 다수의 전달 경로를 통하여 입력되는 셀들을 기준 셀 클럭에 동기시키기 위한 셀 동기 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 외부로부터 셀 정보를 입력받아 선택 제어 신호에 따라 셀 정보의 지연 여부를 결정하는 셀 지연 선택 수단; 상기 셀 지연 선택 수단으로부터 입력되는 셀 데이터를 저장한 후에 외부로부터 입력되는 기준 셀 클럭과 기준 워드 클럭에 따라 외부로 출력하는 셀 동기 수단; 및 외부로부터 입력되는 셀 클럭의 위상과 기준 셀 클럭의 위상을 비교하고 상기 셀 지연 선택 수단으로부터 입력되는 지연된 셀 클럭의 위상과 기준 셀 클럭의 위상을 비교하여 상기 셀 지연 선택 수단으로 선택 제어 신호를 출력하는 셀 클럭 위상 비교 수단을 포함하여, 셀 지연 선택 수단에 메모리를 사용하는 경우보다 게이트를 절약할 수 있으며, 입력된 셀 데이터가 셀 동기 장치를 거치는데 필요한 시간을 단축할 수 있다.
4. 발명의 중요한 용도
초고속 셀 처리 장치의 셀 동기에 이용됨.-
公开(公告)号：KR1020020054250A
公开(公告)日：2002-07-06
申请号：KR1020000083308
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/50
Abstract: PURPOSE: A dual system between a line matching device and an ATM switching device is provided to accept reliability together with increase by changing a dual operation of ATM switching device into a signal operation selectively. CONSTITUTION: Line matching devices(1000A,1000B) convert data inputted from the exterior to an ATM exchange into an ATM cell and outputs the cell to ATM switching devices(2000A/2000B) through a dual path. The ATM switching devices(2000A/2000B) discriminate whether the cell data inputted from the dual line matching devices(1000A,1000B) is normal and performs an NxN switching about the normally received cell. The line matching devices(1000A,1000B) discriminate whether the mode is a dual mode or an extension mode, if the mode is the dual mode, transmit the same data to the dual ATM switching devices(2000A/2000B) through the dual path. The ATM switching devices(2000A,2000B) discriminate whether the mode is a dual mode or an extension mode, if the mode is the dual mode, select a normal data reception path among data inputted from the dual line switching devices(2000A/2000B) and process the data.
Abstract translation: 目的：提供一种线路匹配装置和ATM交换装置之间的双重系统，以通过选择性地将ATM交换装置的双重操作改变为信号操作来提高可靠性。 规定：线路匹配装置（1000A，1000B）将从外部输入的ATM数据交换机转换为ATM信元，并通过双路径将信元输出到ATM交换装置（2000A / 2000B）。 ATM交换设备（2000A / 2000B）鉴别从双线路匹配设备（1000A，1000B）输入的小区数据是否正常，并且对正常接收的小区进行N×N切换。 线路匹配装置（1000A，1000B）鉴别模式是双模式还是扩展模式，如果模式是双模式，则通过双路径将相同的数据发送到双ATM交换设备（2000A / 2000B）。 ATM切换装置（2000A，2000B）鉴别模式是双模式还是扩展模式，如果模式是双模式，则从双线路切换装置（2000A / 2000B）输入的数据中选择正常的数据接收路径， 并处理数据。
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Patent Agency Ranking6.发明授权
公开(公告)号：KR100147137B1
公开(公告)日：1998-08-17
申请号：KR1019950041743
申请日：1995-11-16
IPC: H04L12/54 , H04L12/927 , H04L12/751
Abstract: 본 발명은 제한적 공유메모리 비동기 전달모드(ATM) 스위치 장치에서 멀티캐스트 기능을 구현하기 위한 라우팅 제어 장치에 관한 것으로, 스위치에서 셀 저장시 멀티캐스트 기능을 수행하며, 별도의 플래그 신호를 발생하여 어드레스 버퍼(ABUFF)에 저장하여 둠으로서 휴지 어드레스 버퍼(IAP)에서 셀어드레스 저장시 이 비트로서 셀 저장 여부를 분별할 수 있도록 하는 제한적 공유메모리 ATM 스위치에서 멀티캐스트 기능을 구현하기 위한 라우팅 제어 장치를 제공하기 위하여, 멀티캐스트 경로 정보(308)를 출력하는 멀티캐스트 경로 저장 수단(300); 어드레스 버퍼 인에이블 신호(213)와 휴지 어드레스 인에이블 신호(212)를 외부로 출력하고 유니캐스트 경로 정보(310)를 출력하는 어드레스 버퍼 인에이블 수단(301); 사용계산값 시프트 신호(307)와 플래그 발생 인에이블 신호(306)를 출력하는 사용계산값 시프팅 수단(302); 선택 최고 비트 신호(311)를 출력하는 최고비트 저장수단(303); 누적최고비트 결정신호(309)를 출력하는 논리곱 연산 수단(304); 멀티캐스트 플래그 신호(312)를 발생하여 출력하는 멀티캐스트 플래그 발생 수단(305); 및 플래그 신호(213)를 외부로 출력하는 플래그 선택 수단(313)을 구비하여 구현이 간단하고 성능이 우수한 멀티캐스트 기능을 제공할 수 있는 효과가 있다.
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公开(公告)号：KR1019980026380A
公开(公告)日：1998-07-15
申请号：KR1019960044803
申请日：1996-10-09
IPC: H04L12/933 , H04L12/801
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 기술을 적용한 스위치에서의 공통 메모리 상태를 주기적 감시 방법 및 인터럽트 처리 방식에 의하여 제어하는 방법에 관한 것으로서, 종래기술의 교환 시스템에서 입력되는 데이타는 스위치에서 교환되는 과정에서 일시 저장되는 과정 없이 미리 정해진 회선으로 데이타를 출력하였지만, 본 발명에서는 ATM을 기반으로 하는 스위치에서 입력되는 데이타를 공통 메모리의 상태에 따라 제어하기 위해, ATM스위치로 입력되는 데이타 셀을 목적하는 곳으로 라우팅하기 위하여 그 데이타 셀을 임시 저장하는 SMEA내 공통 메모리(CM)의 상태 제어방법에 있어서, 공통 메모리의 주기적 감시에 의해 임계 상태에 도달할 경우 상위 프로세서의 운용 프로세스에 과도한 셀의 송신 자제 요청을 하는 과정과; 이 요청에도 불구하고 공통 메모리가 주기적 감시에 의해 포화 상태에 도달할 경우 포화 상태 인터럽트를 발생하는 과정과; 및 그 발생된 포화 상태 인터럽트를 수신하여 공통 메모리의 포화 상태를 주기적으로 감시하여 계속 포화 상태일 경우 상위 운용 프로세스에게 과도한 셀의 송신 금지를 요청하는 과정으로 이루어져, 공통 메모리의 상태를 제어하는 것이다.
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公开(公告)号：KR1019970056321A
公开(公告)日：1997-07-31
申请号：KR1019950047925
申请日：1995-12-08
IPC: H04L12/851 , H04L12/933
Abstract: 본 발명은 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치에 관한 것으로, 제1 내지 제N 분리 어드레스 선입선출수단(SAFFIO); 상기 어드레스 선입선출수단은 셀 저장어드레스 및 시간 지연셀 FIFO 인에이블신호를 입력으로하여 상태 플래그 신호와 저장된 어드레스를 출력하는 시간 지연셀 선입선출부; 및 셀 저장 어드레스 및 손실셀 FIFO 인에이블 신호를 입력으로하여 임계치 상태 발생 플래그와 저장된 어드레스를 출력하는 손실셀 선입선출부; 및 플래그에 따라 저장된 어드레스를 선택적으로 출력하는 선택기를 구비하여 새로운 우선순위 제어 수단 및 라우팅 수단을 구성하여 부분 버퍼 공유 방식에 의한 셀 손실 및 시간 지연에 대한 우선순위 제어를 하는 것을 특징으로 한다.
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公开(公告)号：KR100248412B1
公开(公告)日：2000-03-15
申请号：KR1019970055642
申请日：1997-10-28
IPC: H01R33/76
Abstract: 본 발명은 성능이 검증된 PGA(Pin Grid Array)형의 ASIC을 BGA(Ball Grid Array) 형 ASIC으로 개량했을 때 새로 개발된 BGA형 ASIC의 시험 문제가 대두 된다. 따라서, 본 발명은 기 제작된 PGA형 ASIC 성능 검증 도구를 사용 시험하기 위하여 다층 인쇄회로기판(PCB)을 사용하여 BGA형 핀 배열을 PGA형 핀 배열로 재구성 하기 위한 핀 배열 변환 소켓을 제공한다. 그 핀 배열 변환 소켓은, 부품면에 BGA 칩의 볼 핀 패드와 보조 블라인드 비아(Via)가 실장되고, 납땜면에 PGA 칩의 볼 핀 패드와 보조 블라인드 비아가 실장되며, 그 BGA 칩의 볼 핀 배열과 PGA칩의 볼 핀 배열을 상기 보조 블라인드 비아들을 통해 연결하는 다층 인쇄회로기판(PCB)과, 그 납땜면의 볼 핀 패드에 PGA 볼 핀이 리플로우(reflow) 공법으로 납땜되고, 에폭시 수지로 고정되는 PGA 핀을 구비한다.
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