公开(公告)号：KR1019970051806A

公开(公告)日：1997-07-29

申请号：KR1019950053633

申请日：1995-12-21

Applicant: 한국전자통신연구원

Inventor： 김정환 ,  박승권 ,  한영남

IPC: H01L21/00

Abstract: 본 발명은 어떠한 절체함수 하에서도 자동적으로 숨겨진 층의 요구되는 스레숄드(thershold) 요소의 수를 결정하며 확실하게 수렴되는 3층의 스레숄드 망을 위한 학습 알고리듬을 통하여 디지털 VLSI 기술로 제안된 3층의 스레숄드 망의 합성방법에 관한 것으로서, 그 특징은 스래숄드 망의 합성방법에 있어서, 망 입력과 출력을 갖는 3계층의 스레숄드 망을 제공하고, 결정된 숨겨진 계층 내에서 요구되는 스레숄드 요소의 수를 가지는 수렴이 보장된 각 스레숄드 요소의 가중치와 스레숄드의 집합을 보장하는 기하학적 확장 학습알고리듬을 포함하여, 어떠한 함수에 대해서도 수렴이 보장되어지며, 3계층으로 된 데에 있으므로, 본 발명은 어떠한 절체함수하에서도 자동적으로 숨겨진 층의 요구되는 스레숄드 요소의 수를 결정하며 확실하게 수렴되는 3층의 스레숄드 망을 학습알고리듬을 통하여 VLSI 기술로 제안된 3층의 스레숄드 망을 구축할 수 있다는 데에 그 효과가 있다.