公开(公告)号：KR1020010054213A

公开(公告)日：2001-07-02

申请号：KR1019990054898

申请日：1999-12-03

Applicant: 한국전자통신연구원

Inventor： 진익수 ,  주유상 ,  노예철 ,  강법주

IPC: H03M13/41

CPC classification number: H03M13/3707 ,  H04L1/0091

Abstract: PURPOSE: A scaling method of a decode input having a variable transfer rate and an apparatus thereof are provided to simplify interfacing without an internal RAM for a look-up table and with reduced SMTDATA register by sequentially receiving code symbols from a demodulator and directly scaling it through a simple bit operation when a decode decodes the code symbols transmitted in a different transfer rate for every frame by using a symbol repetition technique. CONSTITUTION: A complement format converter(51) of signed magnitude format/2 sequentially receives two code symbols(r1,r2) from a demodulator and converts the code symbols(r1,r2) in a signed magnitude format into a complement format of '2'. An MSB comparator(52) compares MSBs of the two code symbols as inputted, the complement format of '2', and outputs '0' to a multiplexer(59) if the MSBs are identical to each other or outputs '1' if the MSBs are not identical to each other. An adder(54) adds two input code symbols, the complement format of '2', and expresses it in a (n+1) bit. An LSB remover(55) removes an LSB from an output of the adder(54). The output of the LSB remover(55) is transmitted to an MSB inverter(57) and the multiplexer(59). The MSB inverter(57) inverts only the MSB of the output of the LSB remover(55) and outputs it to the multiplexer(59). If the output of the MSB comparator(52) is '0', the multiplexer(59) selects the output(56) of the LSB remover(55), while if the output(53) of the MSB comparator(52) is '1', the multiplexer(59) selects the output(58) of the MSB inverter. The output symbols(6) of the multiplexer(59) are expressed in a complemented format of '2'. That is, 2 symbol scaling unit sequentially receives two code symbols(r1,r2) from the demodulator and outputs one scaled code symbol.

Abstract translation: 目的：提供具有可变传送速率的解码输入的缩放方法及其装置，以简化接口，无需用于查找表的内部RAM，并且通过从解调器顺序接收代码符号并直接对其进行缩放，以减少SMTDATA寄存器 当通过使用符号重复技术对每帧的解码解码以不同传送速率传输的代码符号时，通过简单的位操作。 构成：有符号幅度格式/ 2的补码格式转换器（51）从解调器顺序地接收两个码元（r1，r2），并将有符号幅度格式的码符号（r1，r2）转换为补码格式'2 ”。 如果MSB彼此相同，MSB比较器（52）比较输入的两个码元素的MSB，补码格式“2”，并将“0”输出到多路复用器（59），如果 MSBs彼此不相同。 加法器（54）将两个输入代码符号（“2”的补码格式）相加，并以第（n + 1）位表示。 LSB去除器（55）从加法器（54）的输出中去除LSB。 LSB去除器（55）的输出被发送到MSB逆变器（57）和多路复用器（59）。 MSB逆变器（57）仅反转LSB去除器（55）的输出的MSB，并将其输出到多路复用器（59）。 如果MSB比较器（52）的输出为“0”，则多路复用器（59）选择LSB去除器（55）的输出（56），而如果MSB比较器（52）的输出（53）为“ 1'，多路复用器（59）选择MSB逆变器的输出（58）。 复用器（59）的输出符号（6）以“2”的补码格式表示。 也就是说，2符号缩放单元从解调器顺序地接收两个码符号（r1，r2）并输出一个缩放的码元。

公开(公告)号：KR1019980047260A

公开(公告)日：1998-09-15

申请号：KR1019960065736

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 노예철 ,  주유상 ,  최송인

IPC: H04B1/40

Abstract: 본 발명은 디지털 통신 시스템에 관한 것으로, 비터비 디코더(Viterbi Decoder)와 외부 장치간의 데이타 전송시 비동기 신호를 이용하여 출력 데이타를 안전하게 전송할 수 있도록 하므로써 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있도록 한 디지털 통신 시스템에 관한 것이다.

公开(公告)号：KR100246543B1

公开(公告)日：2000-03-15

申请号：KR1019970037858

申请日：1997-08-08

Applicant: 한국전자통신연구원

Inventor： 주유상 ,  노예철 ,  최송인

IPC: G11C13/00

Abstract: 본 발명은 비터비 복호기에서 상태 메모리와 역추적 메모리의 구조 및 그 제어 방법에 관한 것으로, 두 쌍의 덧셈 비교 선택(ACS) 수행을 위해 필요한 데이터 값을 모두 읽을 때 까지 많은 시간이 소요되고 어드레싱을 위한 카운터의 규모가 큰 문제점을 해결하기 위한 것이다. 이를 위하여 읽기 및 쓰기 상태 메모리와 역추적 메모리를 각각 두 개로 나누어 두 개의 읽기 상태 메모리를 한 개의 어드레스 카운터를 이용하여 동시에 읽고, 읽기 상태 메모리 주소의 최하위 비트 값에 따라 상위 또는 하위 쓰기 상태 메모리를 선택하여 상태 값을 저장하도록 한다. 또한 역추적 메모리에 대해서도 같은 원리로 데이터를 저장하므로써 덧셈 비교 선택 연산에 필요한 시간을 줄이고 어드레스 카운터의 크기를 감소시키며 쓰기 상태 메모리 및 역추적 메모리를 위한 어드레스 카운터를 하나의 카운터로 통합하여 어드레싱 할 수 있는 비터비 복호기에서의 상태 메모리 및 역추적 메모리의 구조 및 그 제어 방법이 제시된다.

公开(公告)号：KR1019980072977A

公开(公告)日：1998-11-05

申请号：KR1019970008008

申请日：1997-03-10

Applicant: 한국전자통신연구원

Inventor： 주유상 ,  노예철 ,  최송인

IPC: G06F12/06

Abstract: 본 발명은 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법에 관한 것이다.
본 발명은 상태 매트릭스 메모리를 두개(짝수, 홀수)의 읽기 메모리와 쓰기 메모리로 분리시켜 구성하고, 하나의 어드레스 카운터에서 발생한 하나의 어드레스값에 의해 동시에 연속하는 2개의 어드레스를 갖는 읽기 메모리로 부터 데이타를 빠른 시간에 읽음으로써 ACS 연산을 빠르게 수행할 수 있고, 또한 쓰기 어드레싱도 하나의 카운터로 씀으로써 어드레스 카운터의 크기 및 갯수도 줄일 수 있는 것이다.

公开(公告)号：KR100325691B1

公开(公告)日：2002-02-25

申请号：KR1019990054898

申请日：1999-12-03

Applicant: 한국전자통신연구원

Inventor： 진익수 ,  주유상 ,  노예철 ,  강법주

IPC: H03M13/41

Abstract: 본발명은코드분할다중접속이동통신시스템에서심볼반복기법을사용하여매 프레임마다다른전송속도로전송된신호를가산기를통해더할때 간단한비트연산으로스케일링하는방법및 장치에관한것이다. 이러한가변전송율을갖는디코더입력의 2 심볼스케일링장치는, 복조기로부터 n 비트로연판정된 2개의코드심볼들을입력받아 2 코드심볼들의 MSB(Most Significant Bit)가같은지를비교하여그 결과를출력하는 MSB 비교기와; 상기복조기로부터 n 비트로연판정된 2 개의코드심볼들을입력받아 2개의입력코드심볼들을더하여 1개의 (n+1) 비트의코드심볼을출력하는가산기; 상기가산기로부터 (n+1) 비트의코드심볼을입력받아 LSB(Least Significant Bit)를제거하여 n 비트의코드심볼을출력하는 LSB 제거기; 상기 LSB 제거기로부터입력받은 n 비트의코드심볼의 MSB를반전시켜 n 비트의코드심볼을출력하는 MSB 반전기; 및상기 LSB 제거기에서출력되는코드심볼과 MSB 반전기에서출력되는코드심볼을입력받아서, 상기 MSB 비교기의비교결과 2개의코드심볼들의 MSB가같으면상기 LSB 제거기에서출력되는코드심볼을선택하여출력하고, 상기 MSB 비교기의비교결과 2개의코드심볼들의 MSB가다르면상기 MSB 반전기에서출력되는코드심볼을선택하여출력하는 MUX를포함한것을특징으로한다.

公开(公告)号：KR1019970078045A

公开(公告)日：1997-12-12

申请号：KR1019960017294

申请日：1996-05-21

Applicant: 한국전자통신연구원

Inventor： 노예철 ,  주유상 ,  박장현

IPC: H03M13/00

Abstract: 본 발명은 디지탈 통신시스템에서 수신단의 에러정정 복호기로서 사용되는 비터비 복호기(Viterhi Decoder)의 프로세서 및 음성변환기 제어장치에 관한 것이다.
이러한 본 발명은 트래픽 채널인 경우 음성 데이타를 복호 프레임 주기 동안 프로세서를 거치지 않고 곧바로 음성변환기로 전송하고, 아울러 시그널링 데이타는 프로세서로 전송함으로써 프로세서가 처리해야 할 부하를 감소시켜 프로세서의 처리 속도를 증가시킬 수가 있는 것이다.

公开(公告)号：KR1019940015834A

公开(公告)日：1994-07-21

申请号：KR1019920025399

申请日：1992-12-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김종재 ,  임인기 ,  주유상 ,  연광일 ,  곽명신

IPC: G06F12/02

Abstract: 본 발명은 순환번지 지정방식에 관한 것으로, 미리 순환블록의 크기를 레지스터와 카운터에 입력하고 번지레지스터(10)중 선택된 레지스터의 값을 버퍼에 입력시켜놓은 다음 반복수행시마다 카운터를 감소시켜 번지레지스터값이 순환메모리 블록의 최상위 번지나 최하위 번지에 도달했을 때는 카운터가 0이 되는 것을 이용하여 버퍼의 값을 번지 레지스터에 다시 입력시켜 원래의 값으로 돌아가고 카운터에 다시 순환블록의 크기 레지스터의 값을 입력시켜 다시 순환번지지정을 수행할수 있게 하는 것이 특징이다.

公开(公告)号：KR100223032B1

公开(公告)日：1999-10-01

申请号：KR1019960065736

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 노예철 ,  주유상 ,  최송인

IPC: H04B1/40

Abstract: 본 발명은 디지털 통신 시스템에 관한 것으로, 비터비 디코더(Viterbi Decoder)와 외부 장치간의 데이터 전송시 비동기 신호를 이용하여 출력 데이터를 안전하게 전송할 수 있도록 하므로써 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있도록 한 디지털 통신 시스템에 관한 것이다.

公开(公告)号：KR1019990015634A

公开(公告)日：1999-03-05

申请号：KR1019970037861

申请日：1997-08-08

Applicant: 한국전자통신연구원

Inventor： 노예철 ,  진익수 ,  주유상 ,  한기철

IPC: H04L1/00

Abstract: 1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 통신 시스템에서 전송 속도가 높은 데이터의 송수신시 연집오류(Burst Error)의 에러 검출 및 오류 정정을 위해 BCH 부호, 리드-솔로몬(Reed-Solomon)부호 등을 이용한 채널 코딩 방법에 사용되는 나머지를 이용한 갈로리스 필드(Galois Field)의 원소 발생기에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
갈로리스 필드의 원소를 구하기 위해 메모리를 사용할 경우 m 비트의 α 상태를 갖고 있는 메모리 주소 카운터 N개를 이용하여 N번의 메모리 읽기 동작을 수행하여 갈로리스 필드(q)의 원소를 구하고, 1번의 메모리 쓰기 동작을 수행하므로 많은 시간이 필요하게 된다. 따라서, N 번의 메모리 읽기 시간을 줄여 갈로리스 필드(q) 원소발생기의 발생 시간을 단축시키고자 한다.
3.발명의 해결방법의 요지
메모리 읽기 시간을 줄여 갈로리스 필드 원소 발생기의 수행 시간이 단축 되도록 나머지를 이용한 원소 발생기를 사용한다.
4.발명의 중요한 용도
디지털 통신 시스템

公开(公告)号：KR1019990015631A

公开(公告)日：1999-03-05

申请号：KR1019970037858

申请日：1997-08-08

Applicant: 한국전자통신연구원

Inventor： 주유상 ,  노예철 ,  최송인

IPC: G11C13/00

Abstract: 본 발명은 비터비 복호기에서 상태 메모리와 역추적 메모리의 구조 및 그 제어 방법에 관한 것으로, 두 쌍의 덧셈 비교 선택(ACS) 수행을 위해 필요한 데이터 값을 모두 읽을 때 까지 많은 시간이 소요되고 어드레싱을 위한 카운터의 규모가 큰 문제점을 해결하기 위한 것이다. 이를 위하여 읽기 및 쓰기 상태 메모리와 역추적 메모리를 각각 두 개로 나누어 두 개의 읽기 상태 메모리를 한 개의 어드레스 카운터를 이용하여 동시에 읽고, 읽기 상태 메모리 주소의 최하위 비트 값에 따라 상위 또는 하위 쓰기 상태 메모리를 선택하여 상태 값을 저장하도록 한다. 또한 역추적 메모리에 대해서도 같은 원리로 데이터를 저장하므로써 덧셈 비교 선택 연산에 필요한 시간을 줄이고 어드레스 카운터의 크기를 감소시키며 쓰기 상태 메모리 및 역추적 메모리를 위한 어드레스 카운터를 하나의 카운터로 통합하여 어드레싱 할 수 있는 비터비 복호기에서의 상태 메모리 및 역추적 메모리의 구조 및 그 제어 방법이 제시된다.