公开(公告)号：KR100844313B1

公开(公告)日：2008-07-07

申请号：KR1020060123172

申请日：2006-12-06

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 변상진 ,  하경수 ,  김이섭 ,  김천수

IPC: G06F1/08 ,  G06F1/04

Abstract: 본 발명은 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및 데이터 복원 회로 및 방법에 관한 것으로, 수신 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭을 복원해내는 새로운 방식의 클럭 및 데이터 복원 회로 구조를 제시함으로써, 고주파의 클럭을 만들 수 없는 상황에서도 데이터 속도의 1/4 클럭 주파수를 이용하여 고속의 데이터를 처리할 수 있는 것을 특징으로 한다. 또한, 본 발명은 인덕터를 사용하지 않고도 고속의 클럭 및 데이터 복원 회로를 구현할 수 있으므로 전체 회로의 크기를 줄일 수 있는 것을 특징으로 한다.
클럭 복원, 데이터 결정, 위상 보간, 분주, 위상 동기 루프

公开(公告)号：KR1020080051662A

公开(公告)日：2008-06-11

申请号：KR1020060123172

申请日：2006-12-06

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 변상진 ,  하경수 ,  김이섭 ,  김천수

IPC: G06F1/08 ,  G06F1/04

Abstract: A high-speed clock and data recovery circuit using a quarter frequency clock of data speed, and a method thereof are provided to reduce the size of whole circuit while processing data at a high-speed by recovering a clock and data with the quarter frequency clock of data speed in a situation incapable of generating a high frequency clock. A PLL(Phase Locked Loop) circuit(100) generates a quarter frequency clock of reception data speed by receiving an external clock. A phase interpolation circuit(300) adjusts the phase of the clock output from the PLL circuit to sample the middle part of a received data signal according to a phase control signal received from a clock recovery circuit. A demultiplier circuit(500A,500B) demultiplies the received data signal into halves. The clock recovery circuit(700A,700B) generates the phase control signal for adjusting the phase of the clock by using the demultiplied data signal and the clock output from a phase interpolation circuit. A data determination circuit(900) outputs the middle part of the received data by using the clock adjusted by the clock recovery circuit and the phase interpolation circuit.

Abstract translation: 提供了使用数据速度的四分之一频率时钟的高速时钟和数据恢复电路及其方法，其方法是通过以四分之一频率时钟恢复时钟和数据来以高速处理数据来减小整个电路的尺寸 在不能产生高频时钟的情况下的数据速度。 PLL（锁相环）电路（100）通过接收外部时钟产生接收数据速度的四分之一频率时钟。 相位插值电路（300）根据从时钟恢复电路接收到的相位控制信号调整从PLL电路输出的时钟的相位，以对接收到的数据信号的中间部分进行采样。 分频电路（500A，500B）将接收到的数据信号分成两半。 时钟恢复电路（700A，700B）通过使用分频数据信号和从相位插值电路输出的时钟产生用于调整时钟相位的相位控制信号。 数据确定电路（900）通过使用由时钟恢复电路和相位插值电路调整的时钟来输出接收数据的中间部分。