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公开(公告)号：KR100201920B1
公开(公告)日：1999-06-15
申请号：KR1019960017540
申请日：1996-05-22
IPC: H01L29/78
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
전력 트랜지스터 및 그 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
항복전압특성이 저감되지 않으면서도 온 상태에서 낮은 저항값을 가지는 전력 트랜지스터 및 그 제조방법을 제공함.
3. 발명의 해결방법의 요지
개시된 전력 트랜지스터는 반도체 영역중 드리프트영역의 일부표면과 게이트 산화막의 하부간에서, 드레인 영역의 표면을 기준으로 융기적으로 형성된 제2도전형의 내부링 영역을 가짐에 의해, 온 상태에서의 저항값이 작아지도록 한 것을 특징으로 한다.
4. 발명의 중요한 용도
항복전압 및 출력특성이 높은 전력 트랜지스터로서 사용.-
公开(公告)号：KR1019970077737A
公开(公告)日：1997-12-12
申请号：KR1019960015106
申请日：1996-05-08
IPC: H01L29/78
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지
반도체 기판상에 제1도전형의 반도체 영역과, 상기 반도체 영역의 표면상의 소정영역에 형성된 제2도전형의 제1도핑영역과, 상기 제1도핑영역과 드리프트영역을 통하여 이격된 제1 또는 제2도전형의 제2도핑영역과 상기 제1도핑영역내의 표면상 채널영역을 갖도록 형성된 제1도전형의 제3도핑영역과, 상기 채널영역과 이 영역과 접한 상기 드리프트영역의 일부상에 산화막을 통하여 형성된 게이트층을 가지는 전력 트랜지스터에 있어서, 상기 게이트층이 형성된 산화막은 상기 드리프트영역상에서 상기 채널영역에 인접한 부분으로부터 두꺼워지는 소정양의 경사를 가짐으로써 항복전압이 증가됨을 요지로 한다.
4.발명의 중요한 용도
전력 트랜지스터 및 그 제조방법에 적합하다.-
公开(公告)号：KR100222436B1
公开(公告)日：1999-10-01
申请号：KR1019960036116
申请日：1996-08-28
IPC: H01J1/30
Abstract: 내부에 자체 진공을 보유하는 필드 에미션 증폭소자 및 그 제조방법이 개시된다. 개시된 필드 에미션 증폭소자는, 기판에 차례로 적층된 제1,2절연막을 통하여 상부에 수평으로 형성된 대체로 원뿔형의 캐소드와; 상기 캐소드와 이격되어 수평적으로 대향하는 애노드와; 상기 캐소드와 애노드를 이루는 도전막위에 차례로 적층된 제3,4절연막을 통하여 상부에 형성되고 상기 제1절연막의 일부에 밀착 형성되어 상기 캐소드와 애노드의 이격된 내부 공간을 진공상태로 유지시킴과 함께 상기 공간내부에 팁들을 형성하여 콘트롤 그리드로서 기능하는 게이트를 구비함을 특징으로 한다.
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公开(公告)号：KR1019950034620A
公开(公告)日：1995-12-28
申请号：KR1019940011291
申请日：1994-05-24
IPC: H01L21/328
Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 주입되는 소수캐리어에 따른 전압강하에 의해 래치업이 발생하는 문제점을 해결하기 위하여, 동작전류가 공급되는 전극에 접속된 반도체기판과 IGBT가 집접되어진 에피층 사이에 버피층을 가지며, 상기 버피층은 그 상부의 구조에 따라 주입되어질 정공들이 분산주입을 유도할 수 있도록 각각 저농도 및 고농도의 불순물농도를 갖도록 분할된 버피층으로 형성되도록 하여, 상기 분할버피층에 의해 래치업을 유발하는 정공들의 수는 감소되고 반대로 래치업을 유발하지 않는 영역들도 주입되는 정공들의 수는 상대적으로 증가되도록 하여, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.
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公开(公告)号：KR1019950034619A
公开(公告)日：1995-12-28
申请号：KR1019940011290
申请日：1994-05-24
Applicant: 한민구 , 이병훈 , 최연익 , 주식회사 한국전자홀딩스
IPC: H01L21/328
Abstract: 본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, SOI기판상에 집적되는 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 주입된 정공들에 의한 래치업 발생을 억제하기 위하여, 주입된 정공들을 포획하는 캐소오드전극이 모오스 트랜지스터가 집적된 영역보다 근접되는 위치에 형성된 불순물영역에 접속되도록 형성함으로서, 상기 모오스 트랜지스터가 집적된 영역을 통과하는 정공들을 대폭 감소시킴으로써, 상기 정공들에 의한 정공전류에 기인된 전압강하를 감소시켜 래치업 발생 임계전류치를 대폭 높여줄 수 있는 수평형 절연게이트 바이폴라 트랜지스터가 제공된다.
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Patent Agency Ranking
公开(公告)号：KR100201919B1
公开(公告)日：1999-06-15
申请号：KR1019960015106
申请日：1996-05-08
IPC: H01L29/78
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법을 제공함에있다.
3. 발명의 해결방법의 요지:
반도체 기판상에 제 1도전형의 반도체 영역과, 상기 반도체 영역의 표면상의 소정영역에 형성된 제 2도전형의 제 1도핑영역과, 상기 제 1도핑영역과 드리프트영역을 통하여 이격된 제 1또는 제 2도전형의 제 2도핑영역과, 상기 제 1도핑영역내의 표면상 채널영역을 갖도록 형성된 제 1도전형의 제 3도핑영역과, 상기 채널영역과 이 영역과 접한 상기 드리프트영역의 일부상에 산화막을 통하여 형성된 게이트층을 가지는 전력 트랜지스터에 있어서, 상기 게이트층이 형성된 산화막은 상기 드리프트영역상에서 상기 채널영역에 인접한 부분으로부터 두꺼워지는 소정양의 경사를 가짐으로써 항복전압이 증가됨을 요지로 한다.
4. 발명의 중요한 용도:
전력 트랜지스터 및 그 제조방법에 적합하다.-
公开(公告)号：KR1019950034827A
公开(公告)日：1995-12-28
申请号：KR1019940011788
申请日：1994-05-28
IPC: H01L29/73
Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 문턱전압의 변동없이 래치업전류를 높이기 위하여, 래치업에 영향을 미치는 소오스영역 하부의 몸체영역에 상기 몸체보다 고농도의 불순물농도를 갖는 매몰영역을 고에너지의 이온주입으로 형성하여 줌으로써, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.
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公开(公告)号：KR100149704B1
公开(公告)日：1998-10-01
申请号：KR1019940025718
申请日：1994-10-07
IPC: H01L29/47
Abstract: 본 발명은 쇼트키정류소자에 관한 것으로, 캐소오드전극에 연결되는 엔형반도체 기판과, 상기 반도체 기판상에 형성된 엔형 에피층과, 각각은 상기 에피층의 상부로부터 내부로 신장하도록 형성되고 서로 소정거리 이격되며 애노오드전극과 연결되는 적극막에 공통접속되는 다수개의 피형 불순물영역을 가지는 쇼트키 정류소자에 있어서, 상기 피형 불순물영역의 일부를 관통하여 상기 에피층의 내부로 신장하는 트렌치를 형성하고 그 내부를 상기 전극막으로 충진시키며, 상기 트렌치의 하부는 또다른 피형 확산영역에 의해 둘러싸이도록 형성됨을 특징으로 하는 쇼트키 정류소자에 관한 것이다.
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公开(公告)号：KR1019980026789A
公开(公告)日：1998-07-15
申请号：KR1019960045354
申请日：1996-10-11
IPC: H01L29/861
Abstract: 본 발명은 반도체 메모리 장치에 사용되는 전력용 다이오우드에 괸한 것으로, 특히 시드홀을 이용한 전력용 다이오우드에 관한 것이며, 본 발명의 목적은 신뢰성이 향상된 전력용 다이오우드 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 전력용 다이오우드에 있어서: 제1도전형의 반도체 기판상에 소정의 개구부를 가지고 형성되는 절연층과, 상기 개구부와 상기 절연층 상부의 일부영역상에 형성되는 제1도전형의 실리콘층과, 상기 실리콘층의 양측면에 형성되는 스페이서와, 상기 실리콘층내의 상부에 형성되는 제2도전형의 불순물층과, 상기 스페이서 및 불순물층의 상부에 형성되는 아노드 메탈층과, 상기 반도체 기판의 하부에 형성되는 캐소드 메탈층을 구비함을 특징으로 한다.
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