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公开(公告)号：KR101851215B1
公开(公告)日：2018-04-23
申请号：KR1020170103195
申请日：2017-08-14
Applicant: 홍익대학교 산학협력단
Inventor： 김종선
CPC classification number: H03B19/00 , H03L7/0814 , H03L7/0818
Abstract: 본발명은분수배주파수합성을위한완전디지털위상-정렬주파수증배기에관한것으로서, 입력클록의주파수를정수배또는분수배로증배시킨주파수를갖는출력클록을출력하는포워드패스부; 상기출력클록을입력클록에동기시키기위한디지털제어비트를생성하는위상트랙킹제어부; 및상기포워드패스부의모드전환을제어하며, 상기위상트랙킹제어부의디지털제어비트의변경시점을제어하기위한주파수증배제어부;를포함하며, 상기포워드패스부는모드전환을수행하는멀티플렉서와, 상기위상트랙킹제어부의디지털제어비트에의해클록신호의지연시간을조절하는디지털제어지연라인을포함하는것을특징으로하는분수배주파수합성을위한완전디지털위상-정렬주파수증배기가제공된다.
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公开(公告)号：KR101363798B1
公开(公告)日：2014-02-21
申请号：KR1020130011905
申请日：2013-02-01
Applicant: 홍익대학교 산학협력단
CPC classification number: H03L7/0814 , H03K5/133 , H03L7/085 , H03L7/18
Abstract: Disclosed is a frequency synthesizer based on a multiplying delay locked loop supporting a zero-skew. The frequency synthesizer generates an output clock with a fractional-ratio frequency and an integer-ratio frequency of an input clock, prevents the accumulation of jitter based on the multiplying delay locked loop, and generates the output clock without a clock skew. [Reference numerals] (100) Forward pass; (110) 6-to-2 multiplexer; (120) Voltage control delay line; (200) Delay control feedback block; (210) Phase detector; (220) Charge pump; (300) Multiplication control feedback block; (310) Input divider(/ M); (320) Logic control unit; (330) Output divider(/N)
Abstract translation: 公开了一种基于支持零偏移的乘法延迟锁定环路的频率合成器。 频率合成器产生具有小数比率频率和输入时钟的整数比频率的输出时钟，防止基于乘法延迟锁定环路的抖动累积，并产生没有时钟偏移的输出时钟。 （附图标记）（100）正向通过; （110）6对2多路复用器; （120）电压控制延时线; （200）延迟控制反馈块; （210）相位检测器; （220）电荷泵; （300）乘法控制反馈块; （310）输入分频器（/ M）; （320）逻辑控制单元; （330）输出分频器（/ N）
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公开(公告)号：KR101196449B1
公开(公告)日：2012-11-01
申请号：KR1020110059741
申请日：2011-06-20
Applicant: 홍익대학교 산학협력단
CPC classification number: H03K5/1565 , H03K3/017 , H03L7/0814
Abstract: PURPOSE: A hybrid duty-cycle correction circuit with a dual feedback loop is provided to obtain an accurate output duty cycle without significantly changing whole locking time using both a Coarse adjustment mode and a Fine adjustment mode. CONSTITUTION: An analog feedback loop(400) outputs a first stage duty amplifier control signal by generating an analog differential voltage for obtaining a predetermined duty cycle clock. A digital feedback block(500) converts the analog differential voltage outputted from the analog feedback loop into a digital bit. A first stage duty amplifier(100) corrects a duty ratio of an input clock signal according to the first stage duty amplifier control signal which is outputted from the analog feedback loop. A second stage duty amplifier(200) corrects the duty ratio of a signal outputted from the first stage duty amplifier according to a second stage duty amplifier control signal which is outputted from the digital feedback block. [Reference numerals] (100) First stage duty amplifier; (200) Second stage duty amplifier; (300) Clock tree part; (400) Charge pump; (510) Comparator; (520) Variable frequency counter; (530) DAC; (AA) Level converter
Abstract translation: 目的：提供具有双反馈回路的混合占空比校正电路，以获得准确的输出占空比，而不会在粗调节模式和微调模式下均明显改变整个锁定时间。 构成：模拟反馈环路（400）通过产生用于获得预定占空比时钟的模拟差分电压来输出第一级占空比放大器控制信号。 数字反馈块（500）将从模拟反馈回路输出的模拟差分电压转换为数字位。 第一级占空比放大器（100）根据从模拟反馈环路输出的第一级占空比放大器控制信号来校正输入时钟信号的占空比。 第二级占空比放大器（200）根据从数字反馈块输出的第二级占空比放大器控制信号来校正从第一级占空比放大器输出的信号的占空比。 （附图标记）（100）第一级占空比放大器; （200）二级负载放大器; （300）时钟树部分; （400）电荷泵; （510）比较器; （520）变频计数器; （530）DAC; （AA）电平转换器
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公开(公告)号：KR101844927B1
公开(公告)日：2018-04-03
申请号：KR1020170007339
申请日：2017-01-16
Applicant: 홍익대학교 산학협력단
Inventor： 김종선
CPC classification number: H03L7/0814 , H03K5/131 , H03L7/0818 , H03L2207/50 , H03M1/462
Abstract: 본발명은락 인프리서치검색알고리즘을이용한디지털지연고정루프회로및 그제어방법에관한것으로서, 코오스지연라인과파인지연라인으로구성되며, 입력클록신호와출력클록신호사이의위상에러를미리설정된지연분해능이내로감소시키기위한디지털제어지연라인; 및디지털지연고정루프회로를락 인프리서치(LSP)모드, 2진검색(BS) 모드또는순차검색모드중 어느하나로동작하도록상기디지털제어지연라인을제어하는디지털제어지연라제어로직;을포함하며, 상기락 인프리서치(LSP) 모드는코오스지연라인의지연을단조증가시키면서근접락킹포인트를검색하는락 인프리서치검색알고리즘을이용한디지털지연고정루프회로및 그제어방법이제공된다.
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公开(公告)号：KR101721602B1
公开(公告)日：2017-03-30
申请号：KR1020150155741
申请日：2015-11-06
Applicant: 홍익대학교 산학협력단
Inventor： 김종선
CPC classification number: H03L7/0814 , H03K5/1565 , H03L7/0891 , H03L7/0895 , H03L7/18 , H03M1/56 , H03M2201/4233
Abstract: 본발명은타임투 디지털컨버터기반완전디지털지연고정루프회로및 그제어방법에관한것으로서, 입력클록과출력클록사이의위상차이를비교하여위상반전록킹알고리즘의사용여부를판단하여입력클록또는반전된입력클록을출력하는위상반전록킹제어회로; 및상기위상반전록킹제어회로의출력단에연결되며, 위상반전록킹제어회로의출력신호및 제어신호를입력받아위상동기화를수행하는위상동기화부;를포함하며, 상기위상동기화부는상기위상반전록킹제어회로에서출력되는입력클록또는반전된입력클록을입력받아, 입력클록과출력클록사이의위상에러를감소시키는디지털제어지연라인을포함하며, 상기디지털제어지연라인은각 유닛출력과입력클록을비교하여코오스록 포인트(coarse lock point)를검색함으로써, 타임투 디지털컨버터에기초하여위상에러를제거하는코오스디지털지연라인; 및입력클록과출력클록을비교하여 2진검색으로위상에러를제거하는파인디지털지연라인을포함하는타임투 디지털컨버터기반완전디지털지연고정루프회로및 그제어방법이제공된다.
Abstract translation: 基于时间 - 数字转换器的全数字延迟锁定环电路及其控制方法技术领域本发明涉及一种基于时间 - 数字转换器的全数字延迟锁定环电路及其控制方法， 一个倒相锁定控制电路，用于输出一个倒相锁定控制信号; 和相移锁连接到所述控制电路的输出端，相移的锁定控制接收输出信号和所述电路的控制信号，用于执行相位同步的相位同步部;包括相位同步部分的相移锁控制电路 以及数字控制延迟线，用于接收来自数字控制延迟线的输入时钟或反相输入时钟输出并减少输入时钟与输出时钟之间的相位误差， 粗数字延迟线，用于通过搜索粗锁定点来基于时间数字转换器去除相位误差; 还有一个精密的数字延迟线，它将输入时钟和输出时钟进行比较，以消除二进制搜索中的相位误差，并提供一种控制它的方法。
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Patent Agency Ranking
公开(公告)号：KR101692980B1
公开(公告)日：2017-01-05
申请号：KR1020160009286
申请日：2016-01-26
Applicant: 홍익대학교 산학협력단
Abstract: 본발명은 3중검색알고리즘을이용한디지털지연고정루프회로및 그제어방법에관한것으로서, 입력클록신호를받아지연된출력클록신호를발생시켜, 상기입력클록신호와상기출력클록신호사이의위상에러를감소시키는디지털지연라인; 상기입력클록신호와출력클록신호의위상차를비교하여위상검출신호를출력하는위상검출기; 상기위상검출기의위상검출신호에따라, 3중검색모드를진행하여상기디지털지연라인의지연시간을결정하는제어신호를출력하는 3중검색모드제어부;를포함하는 3중검색알고리즘을이용한디지털지연고정루프회로및 그제어방법이제공된다.
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公开(公告)号：KR1020160024456A
公开(公告)日：2016-03-07
申请号：KR1020140111193
申请日：2014-08-26
Applicant: 홍익대학교 산학협력단
IPC: H01P1/36
Abstract: 본발명은비가역회로소자를개시한다. 상기비가역회로소자는공진기와상기공진기가결합되고회로소자가실장되는유전체기판을포함하며, 직류자계인가시상기회로소자의값에대응되는주파수대역에서각각독립적으로구동하는복수개의자성조립체; 상기복수개의자성조립체의양단에서상기직류자계를인가하기위한제1, 제2 영구자석; 및상기복수개의자성조립체와전기적으로연결되고, 상기복수개의자성조립체와상기제1, 제2 영구자석을물리적으로고정하며, 시스템으로부터입력되는신호를상기주파수대역에서구동하는상기복수개의자성조립체를거쳐서출력시키는표면실장용유전체기판;을포함한다.
Abstract translation: 根据本发明，公开了一种不可逆电路装置。 不可逆电路装置包括：多个磁性组件，其包括谐振器和电介质基板，其中安装电路装置，耦合到谐振器，并且在直接 施加电流磁场; 第一/第二永久磁铁被配置为在磁性组件的两端施加直流磁场; 以及电耦合到所述磁性组件的表面安装介质衬底，其被配置为将所述第一/第二永久磁体物理地固定在所述磁性组件上，并被设计成输出由所述磁性组件在所述频带内执行操作的系统输入的信号。 本发明的目的是提供一种实现宽带特性的不可逆电路装置。
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公开(公告)号：KR101242302B1
公开(公告)日：2013-03-11
申请号：KR1020120079441
申请日：2012-07-20
Applicant: 홍익대학교 산학협력단
CPC classification number: H03K5/1565
Abstract: PURPOSE: A digital duty ratio correcting circuit using a feedback duty ratio correcting unit and a control method thereof are provided to obtain rapid locking time by using a variable successive approximation register which uses a binary searching mode. CONSTITUTION: A feedback duty ratio correcting unit corrects a duty ratio by controlling the delay time of an inputted clock signal. A duty ratio detector(140) outputs a digital comparing signal. The digital comparing signal controls an operation of the feedback duty ratio correcting unit. A 6-bit variable successive approximation register(150) generates digital output bits. The digital output bits control a duty ratio correcting process of the feedback duty ratio correcting unit. [Reference numerals] (110) First feedback duty ratio correcting unit; (120) Second feedback duty ratio correcting unit; (141) Charge pump; (142) Comparator; (150) 6-bit variable successive approximation register; (160) Decoder; (AA) Buffer
Abstract translation: 目的：提供使用反馈占空比校正单元及其控制方法的数字占空比校正电路，通过使用使用二进制搜索模式的可变逐次逼近寄存器来获得快速锁定时间。 构成：反馈占空比校正单元通过控制输入时钟信号的延迟时间来校正占空比。 占空比检测器（140）输出数字比较信号。 数字比较信号控制反馈占空比校正单元的操作。 6位可变逐次逼近寄存器（150）产生数字输出位。 数字输出位控制反馈占空比校正单元的占空比校正处理。 （附图标记）（110）第一反馈占空比校正单元; （120）第二反馈占空比校正单元; （141）电荷泵; （142）比较器; （150）6位可变逐次逼近寄存器; （160）解码器 （AA）缓冲液
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公开(公告)号：KR101196014B1
公开(公告)日：2012-11-01
申请号：KR1020110137620
申请日：2011-12-19
Applicant: 홍익대학교 산학협력단
CPC classification number: H03K5/1565 , H03K3/017 , H03L7/0814
Abstract: PURPOSE: A hybrid duty-cycle corrector circuit using successive approximation register is provided to increase a margin in feedback timing by decreasing driving clock speed of a digital feedback block. CONSTITUTION: An analog feedback loop(400) senses a duty cycle error of an output clock signal and stores duty cycle control information for removing errors. The analog feedback loop generates an analog differential control voltage according to the duty cycle control information. A digital feedback block(500) converts the duty cycle control information into a digital bit using a successive approximation register. The digital feedback block outputs a digital differential control voltage. A duty amplifier(100) corrects an input duty cycle by receiving the analog differential control voltage and the digital differential control voltage. [Reference numerals] (100) Duty amplifier; (200) Level converter; (300) Clock tree part; (400) Charge pump; (510) Comparator
Abstract translation: 目的：提供使用逐次逼近寄存器的混合占空比校正器电路，通过减少数字反馈块的驱动时钟速度来增加反馈定时的余量。 构成：模拟反馈回路（400）检测输出时钟信号的占空比误差，并存储用于消除误差的占空比控制信息。 模拟反馈回路根据占空比控制信息产生模拟差分控制电压。 数字反馈块（500）使用逐次逼近寄存器将占空比控制信息转换成数字位。 数字反馈块输出数字差分控制电压。 占空比放大器（100）通过接收模拟差分控制电压和数字差分控制电压来校正输入占空比。 （附图标记）（100）占空比放大器; （200）液位变换器; （300）时钟树部分; （400）电荷泵; （510）比较器
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公开(公告)号：KR101548079B1
公开(公告)日：2015-09-04
申请号：KR1020140059787
申请日：2014-05-19
Applicant: 홍익대학교 산학협력단
Abstract: 네거티브 피드백 된 제어 신호에 기초하여 상기 RF 신호의 이득을 조절하고, 이득이 조절된 RF 신호를 이용하여 변환한 직류 형태의 RF 신호와 기준 신호를 비교한 결과에 기초하여 제어 신호를 변경하는 전력 검출 장치 및 방법에 관한 것이다.
Abstract translation: 本发明涉及一种用于检测功率的装置和方法，其能够基于被反馈的控制信号来控制RF信号的增益，并且基于比较结果来改变控制信号，通过将参考信号与 通过使用其增益被控制的RF信号转换的DC型的RF信号。
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