公开(公告)号：DE102014219912A1

公开(公告)日：2015-04-02

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Ein hierin offenbartes Verfahren umfasst unter anderem ein Bilden einer gehobenen Isolationsstruktur zwischen einem ersten Fin und einem zweiten Fin, wobei die gehobene Isolationsstruktur teilweise einen ersten Raum und einen zweiten Raum zwischen dem ersten Fin bzw. dem zweiten Fin festlegt, und ein Bilden einer Gatestruktur um den ersten Fin und den zweiten Fin und die gehobene Isolationsstruktur, wobei wenigstens Bereiche der Gatestruktur in dem ersten Raum und dem zweiten Raum angeordnet sind. Eine anschauliche Vorrichtung umfasst unter anderem einen ersten Fin und einen zweiten Fin, eine gehobene Isolationsstruktur, die zwischen dem ersten Fin und dem zweiten Fin angeordnet ist, erste und zweite Räume, die durch die Fins und die gehobene Isolationsstruktur festgelegt werden, und eine Gatestruktur, die um einen Bereich der Fins und die Isolationsstruktur herum angeordnet ist.

公开(公告)号：DE102014219912B4

公开(公告)日：2021-03-11

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES US INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Verfahren zum Bilden einer FinFET-Vorrichtung (100) über einem Halbleitersubstrat, wobei das Verfahren umfasst ein:Durchführen von wenigstens einem Ätzprozess, um einen ersten Fin (106) und einen zweiten Fin (106) im Substrat festzulegen;Bilden einer Austauschgatestruktur (133) erhöhten Isolationsstabstruktur (111A) zwischen und seitlich beabstandet von dem ersten Fin (106) und dem zweiten Fin (106), wobei die erhöhte Isolationsstabstruktur (111A) eine obere Oberfläche (111S) auf einem Niveau aufweist, das ungefähr gleich oder größer ist als ein Niveau einer oberen Oberfläche (106S) des ersten Fins (106) unddes zweiten Fins (106), wobei die erhöhte Isolationsstabstruktur (111A) teilweise einen ersten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem ersten Fin (106) und einen zweiten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem zweiten Fin (106) festlegt; undBilden einer Austauschgatestruktur (133) um einen Bereich des ersten Fins (106) und des zweiten Fins (106) und um einen Bereich der erhöhten Isolationsstabstruktur (111A) herum, wobei wenigstens Bereiche der Austauschgatestruktur (133) in den ersten und zweiten Räumen (109X) angeordnet sind, und wobei eine Länge der erhöhten Isolationsstabstruktur (111A) in einer Stromtransportrichtung der FinFET-Vorrichtung (100) im wesentlichen gleich einer Breite der Austauschgatestruktur (133) in der Stromtransportrichtung ist.