公开(公告)号：GB2510305B

公开(公告)日：2014-12-24

申请号：GB201408989

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  PAYER STEFAN ,  SALZ PHILIPP

IPC: G11C7/12 ,  G11C7/18 ,  G11C11/412 ,  G11C11/413 ,  G11C11/419

Abstract: A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

公开(公告)号：DE112012005060B4

公开(公告)日：2016-01-21

申请号：DE112012005060

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  SALZ PHILIPP ,  PAYER STEFAN

IPC: G11C7/12 ,  G11C11/417

Abstract: Ein Speicher-Array, das aufweist: eine Vielzahl von globalen Bitleitungen, wobei jede Bitleitung mit einer Vielzahl von Speicherzellen verbunden ist; eine Vielzahl von Vorlade-Logikschaltungen, wobei jede Vorlade-Logikschaltung mit einer zugehörigen globalen Bitleitung aus der Vielzahl von globalen Bitleitungen verbunden ist; eine Identifizierungs-Logikschaltung, die mit der Vielzahl von Vorlade-Logikschaltungen verbunden ist, wobei die Identifizierungs-Logikschaltung ein Vorlade-Freigabesignal bereitstellt, das ermöglicht, dass eine Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen ihre zugehörige Teilmenge aus der Vielzahl von globalen Bitleitungen auf einen Spannungspegel einer Spannungsquelle vorlädt und wobei die Identifizierungs-Logikschaltung das Vorlade-Freigabesignal zu der Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen bei jedem Taktzyklus sendet, wodurch sich der Energieverbrauch des Speicher-Array verringert; ein NAND-Gatter zwischen der Identifizierungs-Logikschaltung und jeder aus der Vielzahl von Vorlade-Logikschaltungen, wobei ein erster Eingang des NAND-Gatters über einen ersten Zwischenspeicher (latching mechanism) mit der Identifizierungs-Logikschaltung verbunden ist, ein zweiter Eingang des NAND-Gatters mit einem lokalen Taktsignal verbunden ist und ein Ausgang des NAND-Gatters mit jeder Vorlade-Logikschaltung verbunden ist, wobei der erste Zwischenspeicher, wenn er bei der Identifizierungs-Logikschaltung aktiviert ist, das Vorlade-Freigabesignal an das NAND-Gatter bereitstellt, wobei der erste Zwischenspeicher eine Vorlade-Unterdrückung für die Vielzahl der Speicherzellen bereitstellt; und ein NOR-Gatter, das zwischen jede globale Bitleitung ...

公开(公告)号：DE112012005060T5

公开(公告)日：2014-08-28

申请号：DE112012005060

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  SALZ PHILIPP ,  PAYER STEFAN

IPC: G11C7/12 ,  G11C11/413

Abstract: Ein Speicher-Array wird bereitgestellt, das eine Vielzahl von globalen Bitleitungen aufweist, so dass jede Bitleitung mit einer Vielzahl von Speicherzellen verbunden ist. Das Speicher-Array weist ferner eine Vielzahl von Vorlade-Logikschaltungen auf, so dass jede Vorlade-Logikschaltung mit einer zugehörigen globalen Bitleitung aus der Vielzahl von globalen Bitleitungen verbunden ist. Eine Identifizierungs-Logikschaltung in dem Speicher-Array ist mit der Vielzahl von Vorlade-Logikschaltungen verbunden. Die Identifizierungs-Logikschaltung stellt ein Vorlade-Freigabesignal an eine Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen in jedem Taktzyklus bereit, so dass die Teilmenge von Vorlade-Logikschaltungen ihre zugehörige Teilmenge von globalen Bitleitungen auf einen Spannungspegel einer Spannungsquelle vorlädt, wodurch sich der Energieverbrauch des Speicher-Array vermindert.

公开(公告)号：GB2510305A

公开(公告)日：2014-07-30

申请号：GB201408989

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  PAYER STEFAN ,  SALZ PHILIPP

IPC: G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

Abstract: A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.