公开(公告)号：EP2764433A4

公开(公告)日：2015-06-24

申请号：EP12838041

申请日：2012-09-24

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/34

CPC classification number: G06F9/3834 ,  G06F9/30076 ,  G06F9/30105 ,  G06F9/30127 ,  G06F9/30185 ,  G06F9/3832 ,  G06F9/384 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/462

Abstract: Operand liveness state information is maintained during context switches for current architected operands of executing programs the current operand state information indicating whether corresponding current operands are any one of enabled or disabled for use by a first program module, the first program module comprising machine instructions of an instruction set architecture (ISA) for disabling current architected operands, wherein a current operand is accessed by a machine instruction of said first program module, the accessing comprising using the current operand state information to determine whether a previously stored current operand value is accessible by the first program module.

公开(公告)号：WO2013144734A3

公开(公告)日：2016-09-01

申请号：PCT/IB2013051342

申请日：2013-02-19

Applicant: IBM ,  IBM UK ,  IBM (CHINA) INVEST COMPANY LTD

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/45

CPC classification number: G06F9/30181 ,  G06F9/3017 ,  G06F9/3836 ,  G06F9/384

Abstract: A computer system for optimizing instructions includes a processor including an instruction execution unit configured to execute instructions and an instruction optimization unit configured to optimize instructions and memory to store machine instructions to be executed by the instruction execution unit. The computer system is configured to perform a method including analyzing machine instructions from among a stream of instructions to be executed by the instruction execution unit, the machine instructions including a memory load instruction and a data processing instruction to perform a data processing function based on the memory load instruction, identifying the machine instructions as being eligible for optimization, merging the machine instructions into a single optimized internal instruction, and executing the single optimized internal instruction to perform a memory load function and a data processing function corresponding to the memory load instruction and the data processing instruction.

Abstract translation: 用于优化指令的计算机系统包括：处理器，包括被配置为执行指令的指令执行单元和被配置为优化指令和存储器以存储由指令执行单元执行的机器指令的指令优化单元。 计算机系统被配置为执行一种方法，包括从由指令执行单元执行的指令流中分析机器指令，包括存储器加载指令的机器指令和数据处理指令，以执行基于 存储器加载指令，将机器指令识别为符合优化条件，将机器指令合并到单个优化的内部指令中，以及执行单个优化内部指令以执行对应于存储器加载指令的存储器加载功能和数据处理功能，以及 数据处理指令。

公开(公告)号：WO2013144733A3

公开(公告)日：2016-09-01

申请号：PCT/IB2013051341

申请日：2013-02-19

Applicant: IBM ,  IBM UK ,  IBM (CHINA) INVEST COMPANY LTD

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/45

CPC classification number: G06F9/30181 ,  G06F9/3017 ,  G06F9/3836

Abstract: A computer system for optimizing instructions is configured to identify two or more machine instructions as being eligible for optimization, to merge the two or more machine instructions into a single optimized internal instruction that is configured to perform functions of the two or more machine instructions, and to execute the single optimized internal instruction to perform the functions of the two or more machine instructions. Being eligible includes determining that the two or more machine instructions include a first instruction specifying a first target register and a second instruction specifying the first target register as a source register and a target register. The second instruction is a next sequential instruction of the first instruction in program order, wherein the first instruction specifies a first function to be performed, and the second instruction specifies a second function to be performed.

Abstract translation: 用于优化指令的计算机系统被配置为将两个或更多个机器指令识别为有资格进行优化，以将两个或多个机器指令合并成被配置为执行两个或更多个机器指令的功能的单个优化内部指令，以及 执行单个优化的内部指令来执行两个或更多个机器指令的功能。 合格包括确定两个或多个机器指令包括指定第一目标寄存器的第一指令和指定第一目标寄存器作为源寄存器和目标寄存器的第二指令。 第二指令是程序顺序中的第一指令的下一个顺序指令，其中第一指令指定要执行的第一功能，并且第二指令指定要执行的第二功能。

公开(公告)号：EP1864224A4

公开(公告)日：2011-08-10

申请号：EP06739000

申请日：2006-03-17

Applicant: IBM

Inventor： BLUMRICH MATTHIAS A ,  GARA ALAN G ,  SALAPURA VALENTINA

IPC: G06F13/28

CPC classification number: G06F12/0831 ,  G06F12/0822 ,  G06F2212/507 ,  Y02D10/13

Abstract: A method and apparatus for supporting cache coherency in a multiprocessor computing environment having multiple processing units, each processing unit having a local cache memory associated therewith. A snoop filter device is associated with each processing unit and includes at least one snoop filter primitive implementing filtering method based on usage of stream registers sets and associated stream register comparison logic. From the plurality of stream registers sets, at least one stream register set is active, and at least one stream register set is labeled historic at any point in time. In addition, the snoop filter block is operatively coupled with cache wrap detection logic whereby the content of the active stream register set is switched into a historic stream register set upon the cache wrap condition detection, and the content of at least one active stream register set is reset. Each filter primitive implements stream register comparison logic that determines whether a received snoop request is to be forwarded to the processor or discarded.

公开(公告)号：JP2005044361A

公开(公告)日：2005-02-17

申请号：JP2004213810

申请日：2004-07-22

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GEORGIOU CHRISTOS J ,  GREGURICK VICTOR L ,  SALAPURA VALENTINA

IPC: G06F15/80 ,  G06F15/16 ,  G06F15/78

CPC classification number: G06F15/7832 ,  H04L49/109 ,  H04L49/602

Abstract: PROBLEM TO BE SOLVED: To provide a system-on-chip (SoC) component including a single independent multiprocessor subsystem core. SOLUTION: This SoC component includes a plurality of multiprocessors, and each multiprocessor has a local memory used for forming a processor cluster and related to it, and a switch fabric means for connecting the respective processor clusters in an SoC integrated circuit (IC). The single SoC independent multiprocessor subsystem core can execute a multi-threading operation process for an SoC device when it is structured as a DSP, a hybrid ASIC or a network processing structure. In addition, the switch fabric means is used for connecting an SoC local system bus device and the SoC processor component having the independent multiprocessor subsystem core to each other. COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供包括单个独立多处理器子系统内核的片上系统（SoC）组件。 解决方案：该SoC组件包括多个多处理器，并且每个多处理器具有用于形成与之相关的处理器集群的本地存储器，以及用于连接SoC集成电路（IC）中的各个处理器集群的交换结构 ）。 当SoC设备被构造为DSP，混合ASIC或网络处理结构时，单个SoC独立多处理器子系统内核可以为SoC设备执行多线程操作过程。 此外，交换结构装置用于将SoC本地系统总线设备和具有独立多处理器子系统核心的SoC处理器组件彼此连接起来。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：JP2005216283A

公开(公告)日：2005-08-11

申请号：JP2004213847

申请日：2004-07-22

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GEORGIOU CHRISTOS J ,  GREGURICK VICTOR L ,  SALAPURA VALENTINA ,  NAIR INDIRA

IPC: G06F13/10 ,  G06F13/36 ,  H04L29/06

Abstract: PROBLEM TO BE SOLVED: To provide a single chip protocol converter integrated circuit which receives packets generated according to a first protocol type, carries out protocol conversion, the packets converted into a second protocol type are generated and output. SOLUTION: The single chip protocol converter is implemented on a system on chip (SoC) as a macro core and a protocol conversion process has no requirement for a host system resource. In a packet conversion, the packet generated according to a first protocol version level is converted and processed. And then the packet converted according to the protocol version level in the same protocol family type which is in a second protocol version level is generated. Converted macro implementation includes multi-processing functions which can be organized as to modify by adapting operating functions of a chip. COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：为了提供接收根据第一协议类型生成的分组的单芯片协议转换器集成电路，执行协议转换，生成并输出转换成第二协议类型的分组。 解决方案：单芯片协议转换器作为宏核实现在片上系统（SoC）上，协议转换过程不需要主机系统资源。 在分组转换中，根据第一协议版本级别生成的分组被转换和处理。 然后生成具有第二协议版本级别的相同协议族类型中根据协议版本级别转换的分组。 转换的宏实现包括多处理功能，其可以被组织以通过调整芯片的操作功能进行修改。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：WO2006104747A3

公开(公告)日：2007-12-21

申请号：PCT/US2006010038

申请日：2006-03-17

Applicant: IBM ,  BLUMRICH MATTHIAS A ,  GARA ALAN G ,  SALAPURA VALENTINA

Inventor： BLUMRICH MATTHIAS A ,  GARA ALAN G ,  SALAPURA VALENTINA

IPC: G06F13/28

CPC classification number: G06F12/0831 ,  G06F12/0822 ,  G06F2212/507 ,  Y02D10/13

Abstract: A method and apparatus for supporting cache coherency in a multiprocessor computing environment having multiple processing units, each processing unit having a local cache memory associated therewith. A snoop filter device is associated with each processing unit and includes at least one snoop filter primitive implementing filtering method based on usage of stream registers sets and associated stream register comparison logic. From the plurality of stream registers sets, at least one stream register set is active, and at least one stream register set is labeled historic at any point in time. In addition, the snoop filter block is operatively coupled with cache wrap detection logic whereby the content of the active stream register set is switched into a historic stream register set upon the cache wrap condition detection, and the content of at least one active stream register set is reset. Each filter primitive implements stream register comparison logic that determines whether a received snoop request is to be forwarded to the processor or discarded.

Abstract translation: 一种用于在具有多个处理单元的多处理器计算环境中支持高速缓存一致性的方法和装置，每个处理单元具有与其相关联的本地高速缓冲存储器。 窥探过滤设备与每个处理单元相关联并且包括至少一个基于流寄存器集合和相关流寄存器比较逻辑的使用实现过滤方法的窥探过滤器原语。 从多个流寄存器组中，至少一个流寄存器组是有效的，并且至少一个流寄存器集合在任何时间点被标记为历史。 另外，监听滤波器块可操作地与高速缓存包检测逻辑耦合，从而将活动流寄存器集合的内容切换到在高速缓存环绕条件检测时设置的历史流寄存器，并且至少一个活动流寄存器集合的内容 被复位。 每个滤波器基元实现流寄存器比较逻辑，其确定接收的窥探请求是否被转发到处理器或丢弃。

公开(公告)号：DE112018003578B4

公开(公告)日：2025-01-30

申请号：DE112018003578

申请日：2018-08-07

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/30

Abstract: Computerprogrammprodukt, um die Verarbeitung in einer Datenverarbeitungsumgebung zu vereinfachen, wobei das Computerprogrammprodukt aufweist:ein durch einen Computer lesbares Speichermedium, das durch eine Verarbeitungsschaltung lesbar ist und Instruktionen zur Durchführung eines Verfahrens speichert, das aufweist:Vorhersagen, unter Verwendung eines Prozessors der Datenverarbeitungsumgebung, eines vorhergesagten Werts, der bei einer registerindirekten Verzweigung verwendet werden soll, wobei der vorhergesagte Wert eine Zieladresse aufweist, auf die eine registerindirekte Verzweigung laut der Vorhersage verweisen soll;Speichern des vorhergesagten Werts an einem ausgewählten Speicherort, der für eine oder mehrere Instruktionen der Datenverarbeitungsumgebung zugreifbar ist, wobei das Speichern gleichzeitig mit dem Verarbeiten der registerindirekten Verzweigung durchgeführt wird, bei der innerhalb der Grenzen einer einzelnen architekturdefinierten Instruktion die vorhergesagte Zieladresse an dem ausgewählten Speicherort und in einem Programmzähler gespeichert wird, um den Instruktionsabruf an die vorhergesagte Zieladresse umzuleiten; undVerwenden des vorhergesagten Werts bei einer spekulativen Verarbeitung, die die registerindirekte Verzweigung enthält, wobei mindestens einige der einen oder mehreren Instruktionen Instruktionen eines Codes sind, auf die die registerindirekte Verzweigung laut der Vorhersage verweisen soll, und wobei das Verwenden ein Zugreifen auf den vorhergesagten Wert aus dem ausgewählten Speicherort durch die mindestens einigen der einen oder mehreren Instruktionen als Teil der spekulativen Verarbeitung umfasst.

公开(公告)号：DE112018004384B4

公开(公告)日：2021-05-12

申请号：DE112018004384

申请日：2018-11-02

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F12/00 ,  G06F3/06 ,  G06F11/10

Abstract: Computerprogrammprodukt zum Vereinfachen einer Verarbeitung in einer Datenverarbeitungsumgebung (20), wobei das Computerprogrammprodukt aufweist:ein durch einen Computer lesbares Speichermedium, das durch eine Verarbeitungsschaltung lesbar ist und Anweisungen zum Ausführen eines Verfahrens speichert, das aufweist:ein Erhalten (3100) einer Anforderung zum Zugreifen auf ein arbeitsspeicherinternes Konfigurationsstatusregister (208), wobei das arbeitsspeicherinterne Konfigurationsstatusregister einem Arbeitsspeicher (206) zugeordnet (3102) ist,wobei die Anforderung eine Schreibanforderung ist (3106), wobei die Schreibanforderung einen Wert enthält, der in dem arbeitsspeicherinternen Konfigurationsstatusregister gespeichert werden soll;ein Bestimmen (3108) einer Arbeitsspeicheradresse für eine Arbeitsspeichereinheit, die das arbeitsspeicherinterne Konfigurationsstatusregister speichert;ein Speichern (3100) des Werts an der Arbeitsspeicheradresse, wobei das Speichern des Werts ein Berechnen (3112) eines Fehlerkorrekturcodes für den Wert, wobei der Wert ein empfangener arbeitsspeicherinterner Konfigurationsstatus-Registerwert ist (3114), und ein Speichern des berechneten Fehlerkorrekturcodes in Verbindung mit dem empfangenen arbeitsspeicherinterne Konfigurationsstatus-Registerwert enthält; undein Verwenden (3104) eines Fehlerkorrekturcodes des Arbeitsspeichers, um den Zugriff auf das arbeitsspeicherinterne Konfigurationsstatusregister zu schützen.

公开(公告)号：DE112018005758T5

公开(公告)日：2020-07-30

申请号：DE112018005758

申请日：2018-11-02

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F13/00

Abstract: Ein oder mehrere Konfigurationsstatusregister werden arbeitsspeicherintern und nicht prozessorintern bereitgestellt. Eine Anforderung zum Zugreifen auf ein Konfigurationsstatusregister wird erhalten. Es wird eine Bestimmung vorgenommen, ob das Konfigurationsstatusregister arbeitsspeicherintern und nicht prozessorintern ist. Auf Grundlage des Bestimmens, dass das Konfigurationsstatusregister arbeitsspeicherintern ist, wird der Zugriff von einer prozessorinternen Zugriffsoperation in eine arbeitsspeicherinterne Zugriffsoperation konvertiert.