公开(公告)号：JP2014017841A

公开(公告)日：2014-01-30

申请号：JP2013183034

申请日：2013-09-04

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag

Inventor： GAMMEL BERNDT ,  FISCHER WIELAND ,  MANGARD STEFAN

IPC: H04L9/08 ,  H04L9/32

CPC classification number: H04L9/0869 ,  H04L9/0637 ,  H04L9/0668 ,  H04L9/0866 ,  H04L9/3242

Abstract: PROBLEM TO BE SOLVED: To generate a session key for authentication and secure data transfer.SOLUTION: A device 20 for generating a session key kwhich is known to a first communication partner (P; T) and a second communication partner (T; P), for the first communication partner (P; T), from secret information kwhich may be determined by the first and the second communication partners, includes: means 22 for obtaining a random number (r; r); means 24 for calculating the session key kusing a concatenation of at least a part of the random number (r; r) and a part of the secret information k; and means 28 for using the session key kfor communication with the second communication partner.

Abstract translation: 要解决的问题：产生用于认证和安全数据传输的会话密钥。解决方案：用于生成第一通信伙伴（P; T）和第二通信伙伴（T; P）已知的会话密钥k的设备20， 对于第一通信伙伴（P; T），从可以由第一和第二通信伙伴确定的秘密信息k包括：用于获得随机数（r; r）的装置22; 用于计算会话密钥的装置24，其将随机数（r; r）的至少一部分和秘密信息k的一部分的级联结合起来; 以及用于使用与第二通信伙伴进行通信的会话密钥k的装置28。

公开(公告)号：JP2011010291A

公开(公告)日：2011-01-13

申请号：JP2010131994

申请日：2010-06-09

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： GAMMEL BERNDT ,  FISCHER WIELAND ,  MANGARD STEFAN

IPC: H04L9/10

CPC classification number: H04L9/0869 ,  H04L9/0637 ,  H04L9/0668 ,  H04L9/0866 ,  H04L9/3242

Abstract: PROBLEM TO BE SOLVED: To protect from side channel attacks a device for generating a session key, which is known to a first communication partner and a second communication partner, for the first communication partner, from secret information which may be determined by the first and second communication partners.SOLUTION: A device includes: a means 22 for obtaining a random number (r;r); a means 24 for calculating a session key (k) using a concatenation of at least a part of the random number (r;r) and a part of secret information (k); and a means 28 for using the session key (k) for communication with a second communication partner.

Abstract translation: 要解决的问题：为了防止来自侧信道攻击的设备，用于生成第一通信伙伴和第二通信伙伴对于第一通信伙伴的会话密钥的秘密信息，所述秘密信息可以由第一和第 第二通信伙伴。解决方案：设备包括：用于获得随机数（r; r）的装置22; 用于使用随机数（r; r）的至少一部分和秘密信息（k）的一部分的级联来计算会话密钥（k）的装置24; 以及用于使用会话密钥（k）用于与第二通信伙伴进行通信的装置28。

公开(公告)号：WO2004059515A3

公开(公告)日：2005-02-10

申请号：PCT/EP0314135

申请日：2003-12-12

Applicant: INFINEON TECHNOLOGIES AG ,  FISCHER WIELAND ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

Inventor： FISCHER WIELAND ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

IPC: G06F7/72

CPC classification number: G06F7/722

Abstract: The device for calculation of a multiplication of a multiplier and a multiplicand consists of a device (40) for performing an exact three operand addition in addition to a device(412) for performing an approximated operand addition, and a device (417) for calculating look-ahead parameters using an approximated intermediate result (414) calculated by the device (412). The device for performing the exact three operand addition is also configured in such a way that it can carry out an exact three-operand addition (400') in a current iteration step using the exact intermediate result for the current iteration step and using the look-ahead parameters, calculated by the device (417), for the current iteration step. As a result, the long-number calculator can continuously perform three operand additions and is no longer required to lie idle while look-ahead parameters are calculated. This results in a significant increase in performance when cryptographic calculations are performed.

Abstract translation: 用于计算乘数的乘法和被乘数的装置包括用于计算当前先行用于执行用于执行的近似操作数加法确切3次操作数加法和装置（412）的装置（400），以及装置（417） 参数，使用的装置（412）计算出的近似中间结果（414）。 用于执行精确3个操作数加法的装置被使用的确切中间结果为当前迭代步骤和使用该装置的（417）还形成为在当前迭代步骤的精确3次操作数加法（400“） 当前迭代计算提前参数来执行。 因此，长数计算单元可以执行三个连续操作数加法和不再具有同时计算提前参数静置。 这导致性能加密计算一个显著上升。

公开(公告)号：WO2005029402A2

公开(公告)日：2005-03-31

申请号：PCT/EP2004008355

申请日：2004-07-26

Applicant: INFINEON TECHNOLOGIES AG ,  FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

Inventor： FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

IPC: G06F21/73 ,  G06F21/79 ,  G07F7/10 ,  G06K19/07

CPC classification number: G07F7/1008 ,  G06F21/73 ,  G06F21/79 ,  G06Q20/341 ,  G06Q20/3576 ,  G06Q20/40975

Abstract: A processor chip comprising a logic chip (12) with a logic circuit (12a) and a non-volatile memory (12b) in addition to a memory chip (14) with a non-volatile memory. A key (k) is stored in the non-volatile memory (12b) of the logic chip (12) using electric safeguards (13a,13b,13c). Personalization information (13d), signaling that the logic chip is allocated to a memory chip, is also stored. A chip identification (m), which is encrypted with the key (k), is stored in the memory chip (14) in an ID storage area (16). When the processor is run up, initial verification occurs as to whether the encrypted logic chip identification stored in the memory chip is authentic or not. the logic chip can thus be personalized in a simple and economical manner in order to protect against attacks with regard to remoteness or manipulation of the memory chip.

Abstract translation: 处理器电路包括逻辑芯片（12），具有一个逻辑电路（12a）和一非易失性存储器（12B），和具有非易失性存储器的存储器芯片（14）。 在逻辑芯片（12）的非易失性存储器（12B）是使用电子熔断器（13A，13B，13C）中的密钥（K）被存储。 此外，个性化信息（13D）被存储，其指示逻辑芯片被分配给一个存储器芯片。 在存储器芯片（14）是一个与存储在ID存储区域（16）加密的芯片ID（M）的密钥（K）。 在处理器的起动时首先验证存储在存储器芯片的加密逻辑芯片识别的信息是否是可信与否。 这提供了一个存储器芯片到逻辑芯片的简单且成本有效的个性化可以达成抵挡相对于存储器芯片的去除或操纵攻击。

公开(公告)号：WO2004070497A3

公开(公告)日：2005-01-06

申请号：PCT/EP2004000522

申请日：2004-01-22

Applicant: INFINEON TECHNOLOGIES AG ,  FISCHER WIELAND

Inventor： FISCHER WIELAND

IPC: G06F7/72

CPC classification number: H04L9/30 ,  G06F7/723 ,  G06F2207/7257 ,  H04L9/003 ,  H04L2209/08

Abstract: In order to determine a result of a modular exponentiation, a randomization auxiliary number based on the product of the public key and of the private key is set to less than "1" in order to randomize the exponent. This randomization auxiliary number can be derived without special functionalities from the private RSA data record. This enables an low-effort exponent randomization to be universally carried out for each security protocol in order to carry out a digital signature that is secure from side channel attacks.

Abstract translation: 为了确定模幂运算的结果的随机化辅助号码，则将使用公共密钥的产物和私钥少“1”的指数的随机化的基础上。 这个随机辅助号可以在没有RSA私人记录的任何特殊特征的。 因此，对于每个安全协议的低复杂度指数随机化可被普遍进行，要与侧信道攻击的安全数字签名执行。

公开(公告)号：WO2005020042A2

公开(公告)日：2005-03-03

申请号：PCT/EP2004008356

申请日：2004-07-26

Applicant: INFINEON TECHNOLOGIES AG ,  FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

Inventor： FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

IPC: G06F21/74 ,  G06F21/77 ,  G06K19/07 ,  G06K19/073 ,  G07F7/10 ,  G06F1/00

CPC classification number: G06F21/74 ,  G06F21/77 ,  G06F2221/2105 ,  G06K19/073 ,  G06Q20/341 ,  G06Q20/357 ,  G07F7/1008

Abstract: The invention relates to a processing device (12) comprising a plurality of electronic safety units (16) for storing confidential data and a device (14) for reading said plurality of electronic safety units in order to determine confidential data. The storing of said data, for example a secret key for identifying the processing device, i.e. a chip card in which said processing device is placed, makes it possible to provide the electronic safety units with a sure, efficient and at the same time flexible mode and manner for inputting delicate information in an integrated circuit.

Abstract translation: 处理器装置包括一计算装置（12），多个电子熔断器（16），用于存储秘密数据，和装置（14），用于读取以确定所述多个电子熔丝中的秘密数据。 通过存储的秘密数据，诸如用于在处理器装置的识别或芯片卡的秘密密钥，其中，所述处理器装置被设置在电子熔断器是安全和有效的，并在同一时间将在集成电路中实现的敏感信息的灵活方式 ，

公开(公告)号：WO03034268A3

公开(公告)日：2004-05-13

申请号：PCT/EP0211530

申请日：2002-10-15

Applicant: INFINEON TECHNOLOGIES AG ,  FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

Inventor： FISCHER WIELAND ,  SEIFERT JEAN-PIERRE

IPC: G06F7/72 ,  G06F17/10

CPC classification number: G06F17/10 ,  G06F7/723 ,  G06F2207/7271

Abstract: The invention relates to a method for securing an exponentiation calculation by means of the Chinese remainder theorem, wherein the joining step (16) in particular, during which, preferably, the joining algorithm according to Garner is used, is monitored (18) for correctness prior to the output (24) of the result of the joining step. Verification occurs directly before the output of the result of the exponentiation calculation of the joining algorithm in order to be able to prevent outputs of an incorrect result, for example as a result of a hardware error attack, so that said error attack can be warded off.

Abstract translation: 在通过特别是中国余数定理的装置保护一个幂计算的方法，该组装工序（16），其中所述接合算法以加纳，优选使用为，它的正确性铰接步骤检查的结果的输出（24）之前的（18） ， 这阐明算法，以防止例如不正确的结果的支出幂计算的结果输出由于硬件故障攻击挡开进攻失误之前立即检查。

公开(公告)号：WO03081367A3

公开(公告)日：2004-04-01

申请号：PCT/EP0302755

申请日：2003-03-17

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  ROEMER TANJA ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

Inventor： ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  ROEMER TANJA ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

IPC: G11C7/22 ,  G11C11/41 ,  G11C7/24

CPC classification number: G11C7/22 ,  G11C2207/007 ,  G11C2207/2227

Abstract: The invention relates to a register cell which comprises a first input (10) for a data unit to be written into said register cell. The register cell further comprises a second input (12) for a negated data unit to be written into the register cell. A first pair (14) of cross-coupled inverters (14a, 14b) can be coupled with the first input (10) as the first memory circuit. A second pair of cross-coupled inverters (16a, 16b) can be coupled with the second input (12) as the second memory circuit. The use of two cross-coupled pairs of inverters allows to initialize (30) the first input (10) and the second input (12) of the register either at a high voltage status (precharge) or at a low voltage status (discharge) in such a manner as to render the power consumption of the register cell from one cycle to the next more uniform.

Abstract translation: 甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。 寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。 到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。 带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。 使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式 寄存器单元的所述功率消耗通过一个工作循环到下均质化。

公开(公告)号：WO03104975A2

公开(公告)日：2003-12-18

申请号：PCT/EP0305642

申请日：2003-05-28

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

Inventor： ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

IPC: G06F9/302 ,  G06F9/308

CPC classification number: G06F9/3001 ,  G06F9/30018

Abstract: Disclosed is a processor comprising a source register (10) with a content, a destination register (12), an arithmetic unit (14) doing a calculation by using the content of the source register, said calculation being done in several cycles and only a portion of the content of the source register being usable in each cycle, a data bus (18) which is connected to the source register (10), the destination register (12), and the arithmetic unit (14), and a processor control unit which is operable so as to feed the content of the source register in portions to the arithmetic unit and the destination register via the data bus during the calculation process such that the content of the source register is written in the destination register once the calculation is done. The inventive processor makes it possible to copy a register for long operands that are to be processed portion by portion from a source register to a destination register via a limited data bus without using any additional machine cycles.

Abstract translation: 一种处理器，包括具有源寄存器内容的源寄存器（10），用于使用所述源寄存器的内容执行计算，其中，所述计算可以以若干个计算周期中的每个周期仅一部分来执行，并且其特征在于，目的地寄存器（12），运算单元（14） 使用源寄存器的内容，其被连接到源寄存器（10）的数据总线（18），目的地寄存器（12）和所述算术单元（14），以及处理器控制。 处理器的控制是用于通过数据总线部分的源寄存器的内容到计算单元上，一方面与目标寄存器在另一方面的计算过程中提供，从而根据所述源寄存器的内容到目的寄存器的计算的实施方式写入。 这使得有可能实现从源寄存器的寄存器复制到目的地寄存器，用于在有限的总线而无需额外的机器周期为要被处理的操作数长的部分。

公开(公告)号：FR2947126B1

公开(公告)日：2018-01-19

申请号：FR1002434

申请日：2010-06-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GAMMEL BERNDT ,  FISCHER WIELAND ,  MANGARD STEFAN

IPC: H04L9/32 ,  H04L9/08 ,  H04L29/06