公开(公告)号：DE102009061235B3

公开(公告)日：2022-07-14

申请号：DE102009061235

申请日：2009-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  MORINAGA JIRO ,  NAGY OLIVER DR ,  HANKE ANDRE ,  ADLER BERND ,  JENAI SNEZANA ,  KOERNER HEINRICH

IPC: H01L21/283 ,  H01L23/48 ,  H01L23/66 ,  H01L25/16 ,  H01L27/12

Abstract: Verfahren zur Bildung einer Halbleiterkomponente, mit den folgenden Schritten:Bilden einer ersten Öffnung und einer benachbarten Öffnung in einem Silizium-auf-Isolator (SOI)-Substrat (10, 14, 15), wobei sich die erste Öffnung und die benachbarte Öffnung von einer oberen Oberfläche einer Siliziumschicht (15) des SOI-Substrats aus in eine Siliziumregion (10) unter einer isolierenden Schicht (14) des SOI-Substrats erstreckt;Bilden einer Deckschicht auf den Seitenwänden der ersten Öffnung und der benachbarten Öffnung, wobei die Deckschicht ein dielektrisches Material aufweist;Füllen der ersten Öffnung und der benachbarten Öffnung mit einem Halbleitermaterial (19);Abscheiden einer ersten leitfähigen Schicht (118) über dem Halbleitermaterial (19);Umwandeln des Halbleitermaterials (19) in ein zweites leitfähiges Material durch Einführen von leitfähigen Atomen aus der ersten leitfähigen Schicht (118) in die erste Öffnung und die benachbarte Öffnung; undUmwandeln eines Teils der Siliziumregion (10) innerhalb jeweils einer Region unter der ersten Öffnung und unter der benachbarten Öffnung in ein drittes leitfähiges Material durch Einführen leitfähiger Atome aus der ersten leitfähigen Schicht (118) durch das Halbleitermaterial (19), wobei der Abstand der ersten Öffnung und der benachbarten Öffnung derart eingerichtet ist, dass die jeweils eine Region unter der ersten Öffnung und unter der benachbarten Öffnung zusammenlaufen.

公开(公告)号：DE102009044967B4

公开(公告)日：2018-06-21

申请号：DE102009044967

申请日：2009-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ADLER BERND ,  BARTH HANS-JOACHIM DR ,  HANKE ANDRE ,  JENAI SNEZANA ,  KOERNER HEINRICH ,  MORINAGA JIRO ,  NAGY OLIVER DR

IPC: H01L23/66 ,  H01L23/48 ,  H01L25/16 ,  H01L27/12

Abstract: Mehrchip-Kapselung (250), aufweisend:• einen ersten Chip (300), der Schaltkreise (1) und empfindliche Schaltungen aufweist;• einen an den ersten Chip (300) angrenzend angeordneten zweiten Chip (302);• eine Hochfrequenz-Abschirmung (8, 201, 205, 330, 350), die die Schaltkreise (1) auf dem ersten Chip (300) einschließt um die empfindlichen Schaltkreise und den zweiten Chip abzuschirmen, wobei die Hochfrequenz-Abschirmung einen ersten Teil (8) und einen zweiten Teil (201, 205, 330, 350) aufweist, wobei der erste Teil (8) in dem ersten Chip (300) angeordnet ist, wobei die Hochfrequenz-Abschirmung mit einem Massepotentialknoten gekoppelt ist; und• eine Leiterplatte (200), die mit dem ersten Chip (300) und dem zweiten Chip (302) gekoppelt ist, wobei der zweite Teil der Hochfrequenz-Abschirmung (201, 205, 330, 350) auf der Leiterplatte (200) angeordnet ist;• wobei der erste Teil (8) der Hochfrequenz-Abschirmung Folgendes aufweist:o eine vertikale Abschirmung (20), die um die Schaltkreise (1) herum angeordnet ist; undo eine untere Abschirmung (30), die auf einer der Leiterplatte abgewandten Rückseite des ersten Chips (300) angeordnet ist, wobei die untere Abschirmung (8) nur unter den Schaltkreisen (1) des ersten Chips (300) angeordnet ist;• wobei die Schaltkreise (1) in einer ersten Region des ersten Chips (300) angeordnet sind und wobei der zweite Teil der Hochfrequenz-Abschirmung Folgendes aufweist:o Interposer (350), die zwischen dem ersten Chip (300) und der Leiterplatte (200) über einer zweiten Region des Halbleitersubstrats (10) angeordnet sind, wobei die zweite Region die erste Region umgibt, undo Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300), die mit den Interposern (350) gekoppelt sind, wobei die Interposer (350) und die Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300) eine weitere vertikale Abschirmung bilden;• Metallleitungen (201), die auf der Leiterplatte (200) angeordnet sind oder die in der Leiterplatte (200) eingebettet sind, wobei die Metallleitungen (201) über dem ersten Chip (300) angeordnet sind, wobei die Metallleitungen (201) eine obere Abschirmung über den Schaltkreisen des ersten Chips (300) bilden; und• weitere Metallleitungen (204), die mit aktiven Anordnungen (301) des ersten Chips (300) gekoppelt sind, wobei die Metallleitungen (201) zwischen den weiteren Metallleitungen (204) und dem ersten Chip (300) angeordnet sind,• wobei die vertikale Abschirmung Metallisierungsschichten (123) und Durch-Substrat-Leiter (21) aufweist.

公开(公告)号：DE102009044967A1

公开(公告)日：2010-05-27

申请号：DE102009044967

申请日：2009-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ADLER BERND ,  BARTH HANS-JOACHIM ,  HANKE ANDRE ,  JENAI SNEZANA ,  KOERNER HEINRICH ,  MORINAGA JIRO ,  NAGY OLIVER

IPC: H01L23/66 ,  H01L23/48 ,  H01L25/16 ,  H01L27/12

Abstract: Structures of a system on a chip are disclosed. In one embodiment, the system on a chip (SoC) includes an RF component disposed on a first part of a substrate, a semiconductor component disposed on a second part of the substrate, the semiconductor component and the RF component sharing a common boundary, and a conductive cage disposed enclosing the RF component. The conductive cage shields the semiconductor component from electromagnetic radiation originating from the RF circuit.