公开(公告)号：DE10356956A1

公开(公告)日：2004-07-22

申请号：DE10356956

申请日：2003-12-05

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： HOKENMAIER WOLFGANG ,  NIERLE KLAUS ,  NORRIS ALAN D

IPC: G11C29/48 ,  G11C29/00

Abstract: A test operation of a memory array permits changing the test vector during the test by controlling the contents of a test vector through at least two external terminals not used during the test to change from a first to a second test vector, both of said first and second test vectors being stored in a controllable register connected to the external terminals.

公开(公告)号：WO2006063851A3

公开(公告)日：2006-09-08

申请号：PCT/EP2005013586

申请日：2005-12-16

Applicant: INFINEON TECHNOLOGIES AG ,  NIERLE KLAUS

Inventor： NIERLE KLAUS

IPC: G11C29/10 ,  G11C29/50

CPC classification number: G11C29/50012 ,  G11C11/401 ,  G11C29/50 ,  G11C29/50016

Abstract: A method, test mode circuit and system for a combined write window and retention test for a memory device that is faster than techniques heretofore known. The combined write window and retention test procedure involves controlling time intervals during which wordlines are activated and deactivated and bitlines are grounded or connected to a bitline high voltage such that the wordlines are activated while bitlines are either grounded or at the bitline high voltage. During a first time interval after the wordlines are activated a first value (e.g., 0 V) is written to storage cells associated with the activated wordlines. During a second time interval after a second activation of the wordlines, a second value (a non-zero logic "1" V) is written to storage cells associated with activated wordlines. The second time interval has a duration that establishes write window test conditions. After expiration of a third time interval corresponding to a retention time interval, the storage cells are read and a determination is made whether a storage cell has passed or failed a combined write window and retention test based on a value read from the storage cell.

Abstract translation: 用于组合写入窗口的方法，测试模式电路和系统以及比迄今已知技术更快的存储器件的保留测试。 组合的写入窗口和保留测试程序涉及控制字线被激活和去激活的时间间隔，并且位线接地或连接到位线高电压，使得字线在位线接地或位线高电压时被激活。 在字线被激活之后的第一时间间隔期间，将第一值（例如，0V）写入与激活的字线相关联的存储单元。 在字线的第二次激活之后的第二时间间隔期间，将第二值（非零逻辑“1”V）写入与激活的字线相关联的存储单元。 第二个时间间隔具有建立写入窗口测试条件的持续时间。 在对应于保持时间间隔的第三时间间隔期满后，读取存储单元，并且基于从存储单元读取的值来确定存储单元是否已经通过或失败的组合写入窗口和保留测试。

公开(公告)号：DE102008022218B4

公开(公告)日：2015-07-30

申请号：DE102008022218

申请日：2008-05-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIERLE KLAUS

IPC: G11C29/06 ,  G01R31/3181 ,  G11C8/08 ,  G11C29/12 ,  G11C29/50

Abstract: Halbleiterbauelement, mit einem Stromweg, der eine erste Leiterschicht, einen Spannungsgenerator (161), der mit der ersten leitfähigen Schicht verbunden ist, eine zweite Leiterschicht und eine Zwischenverbindung (151, 152, 153, 154), die die erste und zweite Leiterschicht verbindet aufweist; und einer Steuerung, die mit dem Spannungsgenerator (161) verbunden ist, wobei in einem Testmodus der Spannungsgenerator (161) ansprechend auf ein Signal von der Steuerung die Betriebsspannung zwischen einem ersten und einem zweiten Spannungspegel variiert und die Zwischenverbindung (151, 152, 153, 154) in dem Stromweg durch einen bidirektionalen Stromfluss über die Zwischenverbindung (151, 152, 153, 154) belastet, gekennzeichnet durch einen Logikzustand/DC-Versatz-Generator (162) der ausgelegt ist, ein Befehlssignal zu empfangen, das Befehlssignal durch Hinzufügen einer Direktstromversatzkomponente (DC-Versatz-Komponente) zu modifizieren und ein sich ergebendes modifiziertes Signal dem Spannungsgenerator (161) zuführt.

公开(公告)号：DE102006004848A1

公开(公告)日：2006-10-05

申请号：DE102006004848

申请日：2006-02-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIERLE KLAUS

IPC: G11C29/12 ,  G11C7/22

公开(公告)号：DE102005035444A1

公开(公告)日：2006-03-09

申请号：DE102005035444

申请日：2005-07-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIERLE KLAUS ,  VERSEN MARTIN

IPC: G11C29/12 ,  G11C29/50